第4次练习
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
程序 A：
int a[256][256]; ……
int sum_array1() {
int i, j, sum = 0; for(i = 0; i < 256; i++)
for( j = 0; j < 256; j++) sum += a[i][j];
return sum; } 程序 B： int a[256][256]; …… int sum_array2() {
24、以下有关虚存的叙述中，正确的是（）
A、对应用程序员透明，对系统程序员不透明
B、对应用程序员不透明，对系统程序员透明
C、对应用程序员、系统程序员都不透明
D、对应用程序员、系统程序员都透明
25、下列命令组合情况，一次访存过程中，不可能发生的是（）
A、TLB 未命中、Cache 未命中、Page 未命中
5、假设机器周期为 10ns，Cache 访问时间为 1 个周期，主存访问时间是 20 个周期，回 答以下问题：（1）设命中率为 95%，求平均访问时间。（2）如果 Cache 容量增加一倍而使 命中率提高到 97%，然而因此使机器周期延长到 12ns，这样的改动方案是否值得采取？
6、某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache 和数据 Cache 分 离，均有 8 个 Cache 行，每个 Cache 行大小为 64B，数据 Cache 采用直接映射方式。现有两 个功能相同的程序 A 和 B，其伪代码如下：
19、在 Cache 中，常用的替换策略有：随机法 RAND、先进先出法 FIFO 和近期最少使
用法 LRU，其中与局部性原理密切相关的是（）
A、随机法 RAND
B、近期最少使用法 LRU
C、先进先出法 FIFO D、都不是
20、如果一个高速缓存系统中，主存的容量为 12MB，Cache 的容量为 400KB，则该存
储系统的总容量为（）
A、12MB+400KB B、12MB C、400KB D、12MB-400KB
21、假设某计算机的存储系统由 Cache 和主存组成，某程序执行过程中访存 1000 次，
其中访问 Cache 缺失 50 次，则 Cache 的命中率是（）
A、5% B、9.5% C、50% D、95%
B、TLB 未命中、Cache 命中、Page 命中
C、TLB 命中、Cache 未命中、Page 命中
D、TLB 命中、Cache 命中、Page 未命中
26、下列因素中，与 Cache 的命中率无关的是（）
A、Cache 块的大小 B、Cache 的容量
C、主存的存取时间 D、以上都无关
27、下列说法中，正确的是（）
int i, j, sum = 0; for(j = 0; j < 256; j++)
for( i = 0; i < 256; i++) sum += a[i][j];
return sum; } 假定 int 类型数据用 32 位补码表示，程序编译时 i，j，sum 均分配在寄存器中，数组 a 按行优先方式存放，其地址为 320（十进制数）。请回答下列问题，要求说明理由或给出计 算过程。（1）若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据 Cache 的总容量 为多少？（2）数组元素 a[0][31]和 a[1][1]各自所在的主存块对应的 Cache 行号分别是多少 （Cache 行号从 0 开始）？（3）程序 A 和 B 的数据访问命中率各是多少？哪个程序的执行 时间更短？
第四次练习题 单选题：
1、以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输 率最高的是（）
A、DRAM B、SRAM C、FLASH D、EEPROM 2、既具有 SRAM 读写的灵活性和较快的访问速度，又在断电后可不丢失信息的 ROM 是（） A、EEPROM B、FLASH C、EPROM D、PROM 3、下列存储器中可电改写的只读存储器是（） A、EEPROM B、EPROM C、ROM D、RAM 4、下列几种存储器中，（）是易失性存储器 A、Cache B、EPROM C、Flash Memory D、CDROM 5、下列各类存储器中，不采用随机方式的是（） A、EPROM B、CDROM C、DRAM D、SRAM 6、某内存若为 16MB，则表示其容量为（）KB A、16 B、16384 C、1024 D、16000 7、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数 12345678H 的存储字节顺序按地址从小到大依次是（） A、12345678 B、78563412 C、87654321 D、34127856 8、某计算机字长为 32 位，存储器容量为 16MB，CPU 按半字寻址时可寻址的单元数为 （） A、224 B、223 C、222 D、221 9、某计算机字长为 16 位，存储器容量为 64KB，CPU 按字寻址，其可寻址的单元数是 （） A、64K B、32KB C、32K D、64KB 10、4 片 16K×8 位的存储芯片，可设计为（）容量的存储器 A、32K×16 位 B、16K×16 位 C、32K×8 位 D、8K×16 位 11、16 片 2K×4 位的存储器可以设计为（）存储容量的 16 位存储器 A、16K B、32K C、8K D、2K 12、设 CPU 地址总线有 24 根，数据总线有 32 根，用 512K×8 位的 RAM 芯片构成该 机的主存储器，则该机主存最多需要（）片这样的存储芯片。 A、256 B、512 C、64 D、128 13、某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。 现用 2K×8 位的 ROM 芯片和 4K×4 位的 RAM 芯片来设计该存储器，则需要上述规则的 ROM 芯片数和 RAM 芯片数分别是（） A、1、15 B、2、15 C、1、30 D、2、30 14、某计算机存储器按字节编址，主存地址空间大小为 64MB，现用 4M×8 位的 RAM 芯片组成 32MB 的主存储器，则存储器地址寄存器 MAR 的位数至少是（） A、22 位 B、23 位 C、25 位 D、26 位 15、用存储容量为 16K×1 位的存储器芯片来组成一个 64K×8 位的存储器，则在字方 向和位方向上分别扩展了（）倍 A、4 和 2 B、8 和 4 C、2 和 4 D、4 和 8 16、双口 RAM 在（）情况下会发生读写冲突 A、左端口和右端口的地址码不同 B、左端口和右端口的地址码相同
A、Cache 与主存统一编址，Cache 的地址空间是主存地址空间的一部分
B、主存储器只由易失性的随机读写存储器构成
C、单体多字存储器主要解决访存速度的问题
D、以上都不正确
28、在虚存中页表分为快表和慢表，以下关于页表的叙述中正确的是（）
A、快表和慢表都存储在主存中，但快表比慢表容量小
B、快表采用了优化搜索算法，因此查找速度快
C、左端口和右端口的数据码不同 D、左端口和右端口的数据码相同
17、多模块交叉存储器实际上是一种模块式存储器，它能（）独立的读写操作
A、并行执行多个 B、串行执行多个
C、并行执行一个 D、串行执行一个
18、高速缓冲存储器 Cache 一般采用（）
A、随机存取方式
B、顺序存取方式
C、半顺序存取方式 D、只读不写方式
22、某计算机的 Cache 共有 16 块，采用 2 路组相联映射方式（即每组 2 块）。每个主存
块大小为 32 字节，按字节编址。主存 129 号单元所在的主存块应装入到的 Cache 组号是（）
A、0 B、1 C、4 D、6
23、常用的虚拟存储器寻址系统由（）两级存储器组成
A、主存-辅存 B、Cache-主存 C、Cache-辅存 D、主存-主存
（1）RAM 和 ROM 的地址范围分别是多少？ （2）每种芯片各需要多少片？ （3）存储器的地址线、数据线各为多少根？ （4）画出存储器的结构图及与 CPU 连接的示意图。
4、CPU 执行一段程序时，Cache 完成存取的次数为 5000 次，主存完成存取的次数为 200 次。已知 Cache 存取周期 tc 为 40ns，主存的存取周期 tm 为 160ns，分别求（1）Cache 的命中率 h。（2）平均访问时间 ta。（3）Cache-主存系统的访问效率 e。
Βιβλιοθήκη Baidu
C、快表比慢表的命中率高，因此快表可以得到更多的搜索结果
D、快表采用快速存储器器件组成，按照查找内容访问，因此比慢表查找速度快
综合题： 1、设 CPU 的地址总线 16 根，双向数据总线 8 根，控制总线中与主存有关的信号有 MREQ#和 WE#。主存地址空间分配如下（均按字节编址）： 0000H ~ 3FFFH 为系统程序区，由只读存储芯片组成； 4000H ~ 4FFFH 为系统程序工作区，由 SRAM 组成； 6000H ~ 9FFFH 为用户程序区，也由 SRAM 组成。 现有如下存储芯片若干：EPROM，8K×8 位（控制端仅有 CS#），SRAM，16K×1 位， 2K×8 位，4K×8 位，8K×8 位。 请从上述芯片中选择适当芯片设计该计算机主存，可另外选用门电路和 3-8 译码器。
2、下表所示的各存储器方案中，哪些是合理的？哪些不合理？对那些不合理的可以怎
样修改？
存储器
MAR 位数
存储器的单元数 每存储单元位数
（1）
10
1024
8
（2）
10
1024
12
（3）
8
1024
8
（4）
12
1024
16
（5）
8
8
1024
（6）
1024
10
8
3、某机器字长为 8 位，试用以下所给芯片设计一个容量为 10KB 的存储器，其中 RAM 为高 8KB，ROM 为低 2KB，最低地址为 0。选用的 RAM 芯片类型为 4K×8 位，ROM 芯 片类型为 2K×4 位。回答以下问题：
int a[256][256]; ……
int sum_array1() {
int i, j, sum = 0; for(i = 0; i < 256; i++)
for( j = 0; j < 256; j++) sum += a[i][j];
return sum; } 程序 B： int a[256][256]; …… int sum_array2() {
24、以下有关虚存的叙述中，正确的是（）
A、对应用程序员透明，对系统程序员不透明
B、对应用程序员不透明，对系统程序员透明
C、对应用程序员、系统程序员都不透明
D、对应用程序员、系统程序员都透明
25、下列命令组合情况，一次访存过程中，不可能发生的是（）
A、TLB 未命中、Cache 未命中、Page 未命中
5、假设机器周期为 10ns，Cache 访问时间为 1 个周期，主存访问时间是 20 个周期，回 答以下问题：（1）设命中率为 95%，求平均访问时间。（2）如果 Cache 容量增加一倍而使 命中率提高到 97%，然而因此使机器周期延长到 12ns，这样的改动方案是否值得采取？
6、某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache 和数据 Cache 分 离，均有 8 个 Cache 行，每个 Cache 行大小为 64B，数据 Cache 采用直接映射方式。现有两 个功能相同的程序 A 和 B，其伪代码如下：
19、在 Cache 中，常用的替换策略有：随机法 RAND、先进先出法 FIFO 和近期最少使
用法 LRU，其中与局部性原理密切相关的是（）
A、随机法 RAND
B、近期最少使用法 LRU
C、先进先出法 FIFO D、都不是
20、如果一个高速缓存系统中，主存的容量为 12MB，Cache 的容量为 400KB，则该存
储系统的总容量为（）
A、12MB+400KB B、12MB C、400KB D、12MB-400KB
21、假设某计算机的存储系统由 Cache 和主存组成，某程序执行过程中访存 1000 次，
其中访问 Cache 缺失 50 次，则 Cache 的命中率是（）
A、5% B、9.5% C、50% D、95%
B、TLB 未命中、Cache 命中、Page 命中
C、TLB 命中、Cache 未命中、Page 命中
D、TLB 命中、Cache 命中、Page 未命中
26、下列因素中，与 Cache 的命中率无关的是（）
A、Cache 块的大小 B、Cache 的容量
C、主存的存取时间 D、以上都无关
27、下列说法中，正确的是（）
int i, j, sum = 0; for(j = 0; j < 256; j++)
for( i = 0; i < 256; i++) sum += a[i][j];
return sum; } 假定 int 类型数据用 32 位补码表示，程序编译时 i，j，sum 均分配在寄存器中，数组 a 按行优先方式存放，其地址为 320（十进制数）。请回答下列问题，要求说明理由或给出计 算过程。（1）若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据 Cache 的总容量 为多少？（2）数组元素 a[0][31]和 a[1][1]各自所在的主存块对应的 Cache 行号分别是多少 （Cache 行号从 0 开始）？（3）程序 A 和 B 的数据访问命中率各是多少？哪个程序的执行 时间更短？
第四次练习题 单选题：
1、以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输 率最高的是（）
A、DRAM B、SRAM C、FLASH D、EEPROM 2、既具有 SRAM 读写的灵活性和较快的访问速度，又在断电后可不丢失信息的 ROM 是（） A、EEPROM B、FLASH C、EPROM D、PROM 3、下列存储器中可电改写的只读存储器是（） A、EEPROM B、EPROM C、ROM D、RAM 4、下列几种存储器中，（）是易失性存储器 A、Cache B、EPROM C、Flash Memory D、CDROM 5、下列各类存储器中，不采用随机方式的是（） A、EPROM B、CDROM C、DRAM D、SRAM 6、某内存若为 16MB，则表示其容量为（）KB A、16 B、16384 C、1024 D、16000 7、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数 12345678H 的存储字节顺序按地址从小到大依次是（） A、12345678 B、78563412 C、87654321 D、34127856 8、某计算机字长为 32 位，存储器容量为 16MB，CPU 按半字寻址时可寻址的单元数为 （） A、224 B、223 C、222 D、221 9、某计算机字长为 16 位，存储器容量为 64KB，CPU 按字寻址，其可寻址的单元数是 （） A、64K B、32KB C、32K D、64KB 10、4 片 16K×8 位的存储芯片，可设计为（）容量的存储器 A、32K×16 位 B、16K×16 位 C、32K×8 位 D、8K×16 位 11、16 片 2K×4 位的存储器可以设计为（）存储容量的 16 位存储器 A、16K B、32K C、8K D、2K 12、设 CPU 地址总线有 24 根，数据总线有 32 根，用 512K×8 位的 RAM 芯片构成该 机的主存储器，则该机主存最多需要（）片这样的存储芯片。 A、256 B、512 C、64 D、128 13、某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。 现用 2K×8 位的 ROM 芯片和 4K×4 位的 RAM 芯片来设计该存储器，则需要上述规则的 ROM 芯片数和 RAM 芯片数分别是（） A、1、15 B、2、15 C、1、30 D、2、30 14、某计算机存储器按字节编址，主存地址空间大小为 64MB，现用 4M×8 位的 RAM 芯片组成 32MB 的主存储器，则存储器地址寄存器 MAR 的位数至少是（） A、22 位 B、23 位 C、25 位 D、26 位 15、用存储容量为 16K×1 位的存储器芯片来组成一个 64K×8 位的存储器，则在字方 向和位方向上分别扩展了（）倍 A、4 和 2 B、8 和 4 C、2 和 4 D、4 和 8 16、双口 RAM 在（）情况下会发生读写冲突 A、左端口和右端口的地址码不同 B、左端口和右端口的地址码相同
A、Cache 与主存统一编址，Cache 的地址空间是主存地址空间的一部分
B、主存储器只由易失性的随机读写存储器构成
C、单体多字存储器主要解决访存速度的问题
D、以上都不正确
28、在虚存中页表分为快表和慢表，以下关于页表的叙述中正确的是（）
A、快表和慢表都存储在主存中，但快表比慢表容量小
B、快表采用了优化搜索算法，因此查找速度快
C、左端口和右端口的数据码不同 D、左端口和右端口的数据码相同
17、多模块交叉存储器实际上是一种模块式存储器，它能（）独立的读写操作
A、并行执行多个 B、串行执行多个
C、并行执行一个 D、串行执行一个
18、高速缓冲存储器 Cache 一般采用（）
A、随机存取方式
B、顺序存取方式
C、半顺序存取方式 D、只读不写方式
22、某计算机的 Cache 共有 16 块，采用 2 路组相联映射方式（即每组 2 块）。每个主存
块大小为 32 字节，按字节编址。主存 129 号单元所在的主存块应装入到的 Cache 组号是（）
A、0 B、1 C、4 D、6
23、常用的虚拟存储器寻址系统由（）两级存储器组成
A、主存-辅存 B、Cache-主存 C、Cache-辅存 D、主存-主存
（1）RAM 和 ROM 的地址范围分别是多少？ （2）每种芯片各需要多少片？ （3）存储器的地址线、数据线各为多少根？ （4）画出存储器的结构图及与 CPU 连接的示意图。
4、CPU 执行一段程序时，Cache 完成存取的次数为 5000 次，主存完成存取的次数为 200 次。已知 Cache 存取周期 tc 为 40ns，主存的存取周期 tm 为 160ns，分别求（1）Cache 的命中率 h。（2）平均访问时间 ta。（3）Cache-主存系统的访问效率 e。
Βιβλιοθήκη Baidu
C、快表比慢表的命中率高，因此快表可以得到更多的搜索结果
D、快表采用快速存储器器件组成，按照查找内容访问，因此比慢表查找速度快
综合题： 1、设 CPU 的地址总线 16 根，双向数据总线 8 根，控制总线中与主存有关的信号有 MREQ#和 WE#。主存地址空间分配如下（均按字节编址）： 0000H ~ 3FFFH 为系统程序区，由只读存储芯片组成； 4000H ~ 4FFFH 为系统程序工作区，由 SRAM 组成； 6000H ~ 9FFFH 为用户程序区，也由 SRAM 组成。 现有如下存储芯片若干：EPROM，8K×8 位（控制端仅有 CS#），SRAM，16K×1 位， 2K×8 位，4K×8 位，8K×8 位。 请从上述芯片中选择适当芯片设计该计算机主存，可另外选用门电路和 3-8 译码器。
2、下表所示的各存储器方案中，哪些是合理的？哪些不合理？对那些不合理的可以怎
样修改？
存储器
MAR 位数
存储器的单元数 每存储单元位数
（1）
10
1024
8
（2）
10
1024
12
（3）
8
1024
8
（4）
12
1024
16
（5）
8
8
1024
（6）
1024
10
8
3、某机器字长为 8 位，试用以下所给芯片设计一个容量为 10KB 的存储器，其中 RAM 为高 8KB，ROM 为低 2KB，最低地址为 0。选用的 RAM 芯片类型为 4K×8 位，ROM 芯 片类型为 2K×4 位。回答以下问题：