TMS320C54x的引脚功能流水线结构和外部总线结构
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1．等待状态发生器
当希望TMS320C54x与外部慢速器件相互接口时， 必须要有等待状态。在CPU读/写外部存储器或端口时 ，通过增加等待状态，可以加长CPU等待响应的时间 。具体地说，对每个等待状态，CPU等待一个附加的 周期(一个CLKOUT周期)。
Biblioteka Baidu
TMS320C54x有两种可选择的等待状态： ● 软件可编程等待状态发生器。利用它能够产生 0～7个等待状态。 ● READY信号。利用该信号能够由外部控制产 生任何数量的等待状态。
● 允许处于流水线不同级上的两条指令同时访问同一 个存储器块。
表5-1 访问DARAM块
操作类型 利用PAB/PB取指 利用DAB/DB读取第一个数据 利用CAB/CB读取第二个数据 利用EAB/EB写数据
访问时间 前半周期 前半周期 后半周期 后半周期
3．单寻址存储器和流水线 TMS320C54x片内有两种形式的单寻址存储器： ● 单寻址读/写存储器(SARAM)。 ● 单寻址只读存储器(ROM或DROM)。
4．流水线延时
TMS320C54x流水线允许CPU多条指令同时访问 CPU资源。由于CPU的资源是有限的，因此当一个 CPU资源同时被一个以上流水线级访问时，就会发生 冲突。有些冲突可以由CPU通过延迟寻址的方法自动 消除，但有些冲突是不能防止的，需要由程序重新安 排指令顺序，或者插入NOP(空操作)指令加以解决。
TMS320C54x的引脚功 能流水线结构和外部总
线结构
2020年4月22日星期三
5.1 TMS320C54x的引脚和信号说明
TMS320C54x DSP基本上都采用超薄的塑料或陶 瓷四方扁平封装(TQFP)，也有其他封装形式。图5-1所 示是TMS320C541的引脚图。本节重点描述 TMS320C541芯片的引脚功能。
图5-2 6级流水线的操作
图5-2 6级流水线的操作 这6级流水线的功能如下： 预取指(Prefetch)：将所要取指的地址放在程序地 址总线(PAB)上。 取指(Fetch)：从程序总线(PB)上取指令字，并装入 指令寄存器(IR)。 译码(Decode)：对IR中的内容译码，产生执行指令 所需要的一系列控制信号。
5.3 外部总线结构
5.3.1 外部总线接口信号 TMS320C54x具有很强的系统接口能力，其总线分
为内部总线和外部总线。 TMS320C54x的内部总线有1条PB，3条CB、DB和
EB及4条PAB、CAB、DAB和EAB。片内总线采用流 水线结构，可以允许CPU同时寻址这些总线。 TMS320C54x DSP在片内可实现一个周期内6次操作。
图5-1 TMS320C541的引脚图
4．振荡器及定时信号 CLKOUT、TOUT：主时钟输出信号、定时器输出 信号。
CLKMD1～CLKMD3：3个外部/内部时钟工作方式 输入信号，可以预置DSP的时钟比。
X2/CLKIN、X1：晶振到内部振荡器的输入引脚、 内部振荡器到外部晶振的输出引脚。
寻址(Access)：数据地址产生单元(DAGEN)在数据 地址总线(DAB)上输出读操作数的地址。如果还需要 第二个操作数，则在另一个数据地址总线(CAB)上也装 入适当的地址，同时更新间接寻址方式中的辅助寄存 器和堆栈指针(SP)。
读(Read)：从数据总线(DB)和控制总线(CB)上读操 作数。
5．主机接口(HPI)信号(TMS320C542/545/548等具有) HD0～HD7：HPI双向并行数据总线。 HCNTL0、HCNTL1：HPI控制信号。 HBIL：HPI字节确认输入。
6．串口信号 CLKR0、CLKR1：接收时钟。 CLKX0、CLKX1：发送时钟。 DR0、DR1：串行口数据接收端。 DX0、DX1：串行口数据发送端。 FSR0、FSR1：用于接收输入的帧同步脉冲。 FSX0、FSX1：用于发送的帧同步脉冲。 7．电源信号 CVDD、DVDD、VSS：CPU内核电源电压、I/O引脚的 电源电压和器件地。
TMS320C54x的外部总线由数据总线(D0～D15)、 地址总线(A0～A15)和控制总线(11条)组成(参见5.1节) 。其中，TMS320C548、TMS320C549具有23条地址总 线。外部总线对外部存储器的访问最快只能达到每周 期进行一次寻址。下面介绍控制信号的功能。
5.3.2 外部总线控制性能
8．IEEE 1149.1测试引脚
5.2 流 水 线 结 构
1．流水线概述 指令流水线包括执行指令时发生的一系列总线操 作。TMS320C54x的流水线有6个独立的阶段：程序预 取指、取指、指令译码、寻址、读和执行指令。由于 这6个阶段是独立的，因此这些操作有可能重叠。在任 意给定的周期里，可能有1～6条不同的指令是激活的 ，每一条指令都处于不同的阶段。图5-2说明了对于单 字、单周期指令，在没有等待状态情况下6级流水线的 操作。
1) 软件可编程等待状态发生器
软件可编程等待状态发生器能够延迟外部总线最 多至7个周期与外部存储器或I/O设备接口。软件可编 程等待状态发生器不需要任何外部硬件设备。
执行(Execute)：从数据总线(EB)上写数据。 6条单字、单周期指令的流水线操作如图5-3所示。
图5-3 6条指令的流水线的操作
2．双寻址存储器和流水线 TMS320C54x片内的双寻址存储器(DARAM)分成若干 独立的存储器块，允许CPU在单个周期内对其访问两次。 下列情况下访问DARAM不会带来时序上的冲突： ● 在单周期内允许同时访问DARAM的不同块。 ● 当流水线中的一条指令访问某一存储器块时，允 许流水线中处于同一级的另一条指令访问另一个存储器块 。
对于下列存储器映像寄存器，如果在流水线中同 时对它们寻址，就有可能发生不能消除的冲突：
● 辅助寄存器(AR0～AR7)； ● 重复块长度寄存器(BK)； ● 堆栈指针(SP)； ● 暂存器(T)； ● 处理器工作方式状态寄存器(PMST)； ● 状态寄存器(ST0和ST1)； ● 块重复计数器(BRC)； ● 存储器映像累加器(AG、AH、AL、BG、BH和BL)。
当希望TMS320C54x与外部慢速器件相互接口时， 必须要有等待状态。在CPU读/写外部存储器或端口时 ，通过增加等待状态，可以加长CPU等待响应的时间 。具体地说，对每个等待状态，CPU等待一个附加的 周期(一个CLKOUT周期)。
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TMS320C54x有两种可选择的等待状态： ● 软件可编程等待状态发生器。利用它能够产生 0～7个等待状态。 ● READY信号。利用该信号能够由外部控制产 生任何数量的等待状态。
● 允许处于流水线不同级上的两条指令同时访问同一 个存储器块。
表5-1 访问DARAM块
操作类型 利用PAB/PB取指 利用DAB/DB读取第一个数据 利用CAB/CB读取第二个数据 利用EAB/EB写数据
访问时间 前半周期 前半周期 后半周期 后半周期
3．单寻址存储器和流水线 TMS320C54x片内有两种形式的单寻址存储器： ● 单寻址读/写存储器(SARAM)。 ● 单寻址只读存储器(ROM或DROM)。
4．流水线延时
TMS320C54x流水线允许CPU多条指令同时访问 CPU资源。由于CPU的资源是有限的，因此当一个 CPU资源同时被一个以上流水线级访问时，就会发生 冲突。有些冲突可以由CPU通过延迟寻址的方法自动 消除，但有些冲突是不能防止的，需要由程序重新安 排指令顺序，或者插入NOP(空操作)指令加以解决。
TMS320C54x的引脚功 能流水线结构和外部总
线结构
2020年4月22日星期三
5.1 TMS320C54x的引脚和信号说明
TMS320C54x DSP基本上都采用超薄的塑料或陶 瓷四方扁平封装(TQFP)，也有其他封装形式。图5-1所 示是TMS320C541的引脚图。本节重点描述 TMS320C541芯片的引脚功能。
图5-2 6级流水线的操作
图5-2 6级流水线的操作 这6级流水线的功能如下： 预取指(Prefetch)：将所要取指的地址放在程序地 址总线(PAB)上。 取指(Fetch)：从程序总线(PB)上取指令字，并装入 指令寄存器(IR)。 译码(Decode)：对IR中的内容译码，产生执行指令 所需要的一系列控制信号。
5.3 外部总线结构
5.3.1 外部总线接口信号 TMS320C54x具有很强的系统接口能力，其总线分
为内部总线和外部总线。 TMS320C54x的内部总线有1条PB，3条CB、DB和
EB及4条PAB、CAB、DAB和EAB。片内总线采用流 水线结构，可以允许CPU同时寻址这些总线。 TMS320C54x DSP在片内可实现一个周期内6次操作。
图5-1 TMS320C541的引脚图
4．振荡器及定时信号 CLKOUT、TOUT：主时钟输出信号、定时器输出 信号。
CLKMD1～CLKMD3：3个外部/内部时钟工作方式 输入信号，可以预置DSP的时钟比。
X2/CLKIN、X1：晶振到内部振荡器的输入引脚、 内部振荡器到外部晶振的输出引脚。
寻址(Access)：数据地址产生单元(DAGEN)在数据 地址总线(DAB)上输出读操作数的地址。如果还需要 第二个操作数，则在另一个数据地址总线(CAB)上也装 入适当的地址，同时更新间接寻址方式中的辅助寄存 器和堆栈指针(SP)。
读(Read)：从数据总线(DB)和控制总线(CB)上读操 作数。
5．主机接口(HPI)信号(TMS320C542/545/548等具有) HD0～HD7：HPI双向并行数据总线。 HCNTL0、HCNTL1：HPI控制信号。 HBIL：HPI字节确认输入。
6．串口信号 CLKR0、CLKR1：接收时钟。 CLKX0、CLKX1：发送时钟。 DR0、DR1：串行口数据接收端。 DX0、DX1：串行口数据发送端。 FSR0、FSR1：用于接收输入的帧同步脉冲。 FSX0、FSX1：用于发送的帧同步脉冲。 7．电源信号 CVDD、DVDD、VSS：CPU内核电源电压、I/O引脚的 电源电压和器件地。
TMS320C54x的外部总线由数据总线(D0～D15)、 地址总线(A0～A15)和控制总线(11条)组成(参见5.1节) 。其中，TMS320C548、TMS320C549具有23条地址总 线。外部总线对外部存储器的访问最快只能达到每周 期进行一次寻址。下面介绍控制信号的功能。
5.3.2 外部总线控制性能
8．IEEE 1149.1测试引脚
5.2 流 水 线 结 构
1．流水线概述 指令流水线包括执行指令时发生的一系列总线操 作。TMS320C54x的流水线有6个独立的阶段：程序预 取指、取指、指令译码、寻址、读和执行指令。由于 这6个阶段是独立的，因此这些操作有可能重叠。在任 意给定的周期里，可能有1～6条不同的指令是激活的 ，每一条指令都处于不同的阶段。图5-2说明了对于单 字、单周期指令，在没有等待状态情况下6级流水线的 操作。
1) 软件可编程等待状态发生器
软件可编程等待状态发生器能够延迟外部总线最 多至7个周期与外部存储器或I/O设备接口。软件可编 程等待状态发生器不需要任何外部硬件设备。
执行(Execute)：从数据总线(EB)上写数据。 6条单字、单周期指令的流水线操作如图5-3所示。
图5-3 6条指令的流水线的操作
2．双寻址存储器和流水线 TMS320C54x片内的双寻址存储器(DARAM)分成若干 独立的存储器块，允许CPU在单个周期内对其访问两次。 下列情况下访问DARAM不会带来时序上的冲突： ● 在单周期内允许同时访问DARAM的不同块。 ● 当流水线中的一条指令访问某一存储器块时，允 许流水线中处于同一级的另一条指令访问另一个存储器块 。
对于下列存储器映像寄存器，如果在流水线中同 时对它们寻址，就有可能发生不能消除的冲突：
● 辅助寄存器(AR0～AR7)； ● 重复块长度寄存器(BK)； ● 堆栈指针(SP)； ● 暂存器(T)； ● 处理器工作方式状态寄存器(PMST)； ● 状态寄存器(ST0和ST1)； ● 块重复计数器(BRC)； ● 存储器映像累加器(AG、AH、AL、BG、BH和BL)。