第6章输入输出接口技术

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三、I/O地址的译码
目的：

确定端口的地址
参加译码的信号：

IOR，IOW，A15 ～ A0


OUT指令将使总线的IOW信号有效
IN指令将使总线的IOR信号有效
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I/O地址的译码

当接口只有一个端口时，16位地址信号
一般应全部参与译码，译码输出直接选择 该端口；当接口具有多个端口时，则16 位地址线的高位参与译码（决定接口的基 地址），而低位则用于确定要访问哪一个
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DMA传输: 外设 内存 外设直接与存储器进行数据交换 ，CPU不 再担当数据传输的中介者； 总线由DMA控制器（DMAC）进行控制 （CPU要放弃总线控制权），内存/外设的 地址和读写控制信号均由DMAC提供。 优点：数据传输由DMA硬件来控制，数据直 接在内存和外设之间交换，可以达到很高的传 输速率（可达几MB/秒）
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链式判优电路原理图
外设1 外设2 外设3
CPU 外设接口1
IREQ 中断确认 菊花链 逻辑电路 中断确认 菊花链 逻辑电路
外设接口2
IREQ
外设接口3
IREQ 中断确认 INTAin 菊花链 逻辑电路
INTA
INTAin
INTAin
INTR
≥1
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6.3.1 无条件传送方式


适用于总是处于准备好状态的外设 以下外设可采用无条件传送方式： 开关 发光器件(如发光二极管、7段数码管、灯 泡等) 继电器 步进电机 优点：软件及接口硬件简单 缺点：只适用于简单外设，适应范围较窄
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6.3.2 查询方式


数据线
状态线 控制线
命令寄存器
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接口的基本构成

数据输入/输出寄存器 —— 暂存输入/输出 的数据
命令寄存器 —— 存放控制命令，用来设定 接口功能、工作参数和工作方式。 状态寄存器 —— 保存外设当前状态，以供 CPU读取。


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外设接口
输入接口 输出接口 并行接口 串行接口
数字接口
模拟接口
’B’
’C’ ’D’ ’E’ ’F’
01111100
00111001 01011110 01111001 01110001
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简单I/O接口综合应用例
…… Seg7 DB 3FH,06H, GO: IN AL, 0F1H
5BH,4FH,66H,6DH,
7DH,07H,7FH,67H,77H, 7CH,39H,5EH,79H,71H
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IOR#
≥1
符号
’0’ ’1’ ’2’
形状
7段码 .gfedcba
符号
’8’ ’9’ ’A’
形状
7段码 .gfedcba
00111111 00000110 01011011
01111111 01100111 01110111
’3’
’4’ ’5’ ’6’ ’7’
01001111
01100110 01101101 01111101 00000111
端口。
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§6.2 简单数字接口电路
掌握：

接口电路的分类及特点；
两类简单接口芯片的应用
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一、接口电路的基本构成
I/O接口：
数据
CPU
状态
外设
控制
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接口的基本构成
AB DB CB 控制 逻辑
状态寄存器 (or 三态门)
译码 电路
数据输入寄存器 (or 三态门) 数据输出寄存器 (锁存器)
A12
MEMW MEMR 高位地 址信号
• • •
D0~D7 A0 • • • A12
WE
OE
译码 D0
译码
CE
READY/BUSY
IOW A0~ A12
380H
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锁存器接口

通常由D触发器构成； 特点：
具有对数据的锁存能力； 不具备对数据的控制能力
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常用锁存器芯片

74LS273 8D触发器，不具备数据的控制能力
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三态门接口应用例

利用三态门作为输入接口（接口地址380H） 接到地址范围为70000H----71FFFH的
EEPROM芯片的READY/BUSY端，当三态门
输出高电平时，可向98C64A写入一个字节数 据，输出低电平时则不能写入。试画芯片与系 统的连接图
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三态门接口应用例
D0~D7 A0
采用I/O独立编址方式(但地址线与存储器共用)；
最小模式下由IO/M区分是访问内存还是访问端口；
最大模式下用总线控制器信号来区分访问对象 I/O操作只使用20位地址信号中的16位：A15～A0 可寻址的I/O端口数为64K(65536)个 I/O地址范围为0～FFFFH IBM PC只使用了1024个I/O地址(0～3FFH)

设输出接口的地址为F0H
设输入接口地址为F1H 当开关的状态分别为0000～1111时， 在7段数码管上对应显示’0’～’F’
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F0H = 0000 0000 1111 0000 F1H = 0000 0000 1111 0001
74LS273 7406 Rx8
D0～D7 译码器
IOW#
74LS138
≥1
A7～A4
&
≥1
D0 Q0 | Q1 D7 Q2 Q3 Q4 CP Q5 Q6 Q7
a b c d e f g DP
G G2A G2B C B A Y0
+5V 74LS244 K0～K3 D0
A15～A8
A3 A2 A1 A0
O1 I1 O2 I2
Y1
D1
D2 D3
O3 I3
O4 I4 E1

中断源分为：外部中断、内部中断


8086/8088的外部中断信号：INTR、NMI


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为何计算机中要引入中断？


提高数据传输率； 避免了CPU不断检测外设状态的过程，提高 了CPU的利用率。 实现对特殊事件的实时响应。如多任务系统 操作系统中： 缺页中断 设备中断 各类异常 实时钟，。。。等

74LS374 含有8个带有三态输出的8D触发器，具 有对数据的控制能力
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锁存器芯片74LS374
做输出口:
Q0 D0~D7
做输入口:
Q0
D0~D7
. . .
译码器
CP OE
. . .
译码器
OE Q7 CP
外 设
Q7
自外设
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简单I/O接口综合应用例

根据开关状态在7段数码管上显示数字或 符号

速度匹配(Buffer)


信号的驱动能力(电平转换器、驱动器)
信号形式和电平的匹配(A/D、D/A)


信息格式(字节流、块、数据包、帧)
时序匹配(定时关系)

总线隔离(三态门)
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接口的功能

I/O地址译码与设备选择
信号格式、电平与类型的转换 命令、数据和状态的缓冲与锁存 信息的输入、输出，对外设进行监测、控制 与管理，中断处理

CPU无需循环查询外设状态，而是外部设备在 需要进行数据传送时才中断CPU正在进行的工 作，让CPU来为其服务。即CPU在没有外设请 求时可以去做更重要的事情，有请求时才去传 输数据，从而大大提高了CPU的利用率。 优点：CPU效率高，实时性好，速度快。 缺点：程序编制较为复杂。
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6.3.4 DMA传输
AND AL, 0FH
MOV SI, AX MOV AL, ［BX+SI］
OUT 0F0H, AL
JMP GO
……
LEA BX, Seg7 MOV AH, 0
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6.3 输入输出的控制方式

主机与外设之间数据传送的控制方式有以下四 种： 无条件传送 查询式传送 中断方式传送 直接存储器存取(DMA, Direct Memory Access)

前面三种I/O方式都需要CPU作为中介： 外设 CPU 内存 两个含义：
1）软件：外设与内存之间的数据传送是通过CPU执 行程序来完成的（PIO方式）； 2）硬件：I/O接口和存储器的读写控制信号、地址信 号都是由CPU发出的（总线由CPU控制）。

缺点：程序的执行速度限定了传送的最大速 度（约为几十KB/秒）—解决：DMA传输
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输入输出接口的特点
输入接口：

要求对数据具有控制能力（常用三态门实现）
输出接口：

要求对数据具有锁存能力（常用锁存器实现）
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二、基本输入接口
三态门接口：高电平、低电平、高阻态
23
74LS244接口

含8个三态门的集成电路芯片
不具备数据的保存能力 在外设具有数据保持能力时用来输入接口
7
二、I/O端口
I/O端口：接口中的寄存器
数据端口 端口
状态端口
控制端口
8
I/O端口
数据
CPU
状态
外设
控制
9
I/O端口的编址方式
统一编址
独立编址
10
端口与内存的统一编址
特点：
00000H

指令及控制信号统一 内存地址资源减少
内存
地址 960KB
F0000H
I/O地址
64KB FFFFFH
11
端口的独立编址
特点：

00000H 内存 地址

内存地址资源充 分利用 能够应用于端口 的指令较少
FFFFFH 0000H
I/O
地址
FFFFH
12
端口的独立编址
MEMR、MEMW
8 0 8 6 总 线
A19-A0
IOR、IOW
存储器
A15-A0
输入/输出
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8086的I/O端口编址

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6.4 中断技术

6.4.1 中断的基本概念 什么是中断?
实际场景 正在看书 电话铃响

与生活场景的比较
计算机
执行程序 事件发生 事件处理 继续执行程序 中断请求及响应 中断处理 中断返回
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接电话
继续看书
中断的定义

CPU执行程序时，由于发生了某种随机的 事件(外部或内部)，引起CPU暂时中断正 在运行的程序，转去执行一段特殊的服务 程序(称为中断服务程序或中断处理程序)， 以处理该事件，该事件处理完后又返回被 中断的程序继续执行，这一过程称为中断。
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中断过程

五个步骤： 中断请求 中断判优(有时还要进行中断源识别) 中断响应 中断服务 中断返回
以下以外部中断为主介绍这五个步骤。
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1）中断请求


外设接口（中断源）发出中断请求信号，送到CPU的 INTR或NMI引脚； 中断请求信号：边沿请求，电平请求 例如，NMI为边沿请求，INTR为电平请求 中断请求信号应保持到中断被处理为止； CPU响应中断后，中断请求信号应及时撤销。 在8086/8088系统中，外设的中断要经过8259A可 编程中断控制器(PIC)的排队判优后向CPU发出：
(I/O接口) → PIC → CPU
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2.2）中断判优



多个中断源产生中断，CPU首先为谁服务？ ——中断优先级排队问题。 中断优先级控制要处理两种情况： 对同时产生的中断：应首先处理优先级别较高的中断；若优 先级别相同，则按先来先服务的原则处理； 对非同时产生的中断：低优先级别的中断处理程序允许被高 优先级别的中断源所中断——即允许中断嵌套。 中断优先级的控制方法 硬件判优——链式判优、并行判优（中断向量法） 软件判优——顺序查询中断请求，先查询的先服务（即先查 询的优先级别高） 通常将中断判优与中断源识别合并在一起进行处理。 x86系统中，这项任务由PIC和CPU共同完成。
第6章
输入输出接口 和中断技术
1
主要内容

输入输出系统的特点和功能


I/O端口及其编址方式
基本输入输出方法 简单接口芯片的应用 简单可编程数字接口芯片的应用 中断

中断基本概念 8086/8088中断系统 8259中断控制器
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§6.1 输入输出系统
主要内容：

I/O系统特点


I/O接口与I/O端口的概念
I/O端口的编址方式
端口地址译码
数据传送方式
3
一、输入输出系统
将CPU及主存以外的部分叫做输入输出系统
输入输出接口
输入输出设备
输入输出软件
4
I/O接口
I/O接口：


负责将外设连接到总线上的一组逻辑电 路的总称。 实现外设与主机之间的信息交换。
5
I/O接口要解决的问题
适用于外设并不总是准备好，而且对传送速率、 传送效率要求不高的场合。 CPU在与外设交换数据前必须询问外设状态— —“你准备好没有？” 对外设的要求：应提供设备状态信息 对接口的要求：需要提供状态端口 优点：软件比较简单 缺点：CPU效率低，数据传送的实时性差， 速度较慢
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6.3.3 中断方式

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中断源

引起CPU中断的告故障等 事件——掉电、硬件故障、软件错误、非法操作、定时 时间到等 内部中断：CPU内部执行程序时自身产生的中断 外部中断：CPU以外的设备、部件产生的中断 INTR——可屏蔽中断请求，高电平有效，受IF标志的控 制。IF=1时，执行完当前指令后CPU对它作出响应。 NMI——非屏蔽中断请求，上升沿有效，任何时候CPU 都要响应此中断请求信号。