16位寄存器设计(异步清零,同步置数)
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--16位寄存器源程序
library ieee;
use ieee.std_logic_1164.all;
entity reg16 is
port
( clk,oe,clr,ld:in std_logic;
d:in std_logic_vector (15 downto 0);
q:out std_logic_vector (15 downto 0)); end reg16;
architecture behave of reg16 is
signal iq: std_logic_vector(15 downto 0); begin
process(clk,oe,clr,ld,iq)
begin
if (clr='1') then iq<=(others=>'0');
elsif (clk'event and clk='1')
then if (ld='1') then iq<=d;
end if;
end if;
if(oe='1') then q<=iq;
else q<=(others=>'Z');
end if;
end process;
end behave;