自动布局、布线及SOC简介
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2014-4-22 11
第6章 自动布局布线及SOC简介
⑤
版图检查与验证
版图
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
设计规则检查
网表与参数提取 原理图网表 版图网表
后仿真
电学规则检查
网表一致性检查
DRC:Design Rule Check设计规则检查 ERC:Electronic Rule Check电学设计规则 LVS:Layout vs Schematic Check网表一致性检查
第6章 自动布局布线及SOC简介
6.1 自动布局布线
自动布局布线定义
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
自动布局、布线是将门级网表（netlist）转换成版图（layout）， 并对各个电路单元确定其几何形状、大小及位臵，同时要确定 单 元之间的连接关系 方法有两种，一种是手工画版图实现，另一种是用自动布局布线 工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成 比较著名的自动布局、布线工具： AVant ！ /Synopsys 的 ApolloII、 Cadence、Synopsys、Mentor等公司的工具。 在Cadence中进行布局规划的工具为 Preview，进行自动布局布线 的 引 擎 有 四 种 ： Block Ensemble 、 Cell Ensemble 、 Gate Ensemble 和 Silicon Ensemble ，其中， Block Ensemble 适用于宏 单元的自动布局布线，Cell Ensemble适用于标准单元或标准单元 与宏单元相混合的布局布线，Gate Ensemble适合于门阵列的布局 布线，Silicon Ensemble主要用在标准单元的布局布线中。
2014-4-22 3
第6章 自动布局布线及SOC简介
②
布局规划、预布线、布局 布局规划
是面向物理版图的划分，不同于逻 辑设计时模块的划分。 布局规划可估算出较为精确的互连 延迟信息、预算芯片的面积，分析 布线的稀疏度。 布局规划从版图上将芯片设计划分 为不同的功能块，布臵输入/输出端 口，对功能块、宏模块、芯片时钟 及电源分布进行布局方案设计，根 据设计要求对一些单元或模块之间 的距离进行约束和控制。 在深亚微米设计中，合理的总体布 局规划可以提高综合的连线延迟模 型的准确性，从而更快的达到时序 收敛，减少设计的重复。
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13
第6章 自动布局布线及SOC简介
b)
电学设计规则(ERC, Electronic Rule Check)
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
电学设计规则检测出没有电路意义的连接错误，（短路、 开路、孤立布线、非法器件等），介于设计规则与行为 级分析之间，不涉及电路行为 实现：提取版图网表，ERC软件 网表提取工具：逻辑连接复原
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14
第6章 自动布局布线及SOC简介
c)
网表一致性检查(LVS, Layout vs Schematic Check)
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
LVS是指把从版图中根据器件与节点识别提取出的电路 同原设计的电路进行对比检查，要求两者在结构上达到 一致。 LVS要对比检查的结构单元，版图中提取出的电路和原 设计的网表必须化作同一形式的网表结构，即相同形式 的结构单元的互联，两者才具有可比性。 如果两者不一致，其错误大体分为两类： 不一致点（节点不一致、器件不一致） 失配器件 实现：网表提取，LVS软件
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第6章 自动布局布线及SOC简介
⑥
输出结果
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
所有检查验证无误，布图结果转换为GDSII格式的掩膜文 件。 然后通过掩膜版发生器或电子束制版系统，将掩膜文件 转换生成掩膜版。
⑦
后仿真
后仿真是指版图完成后提取芯片内部寄生参数后的得到 最准确的门延时和互连线延时的仿真。 后仿真包括：逻辑仿真、时序分析、功耗分析、电路可 靠性分析等
… …
FPGA发展趋势
向高密度、高速度、宽频带方向发展 向低成本、低价格的方向发展 向低电压、低功耗和绿色化方向发展 结构化ASIC 可编程片上系统SOPC 动态可重配臵DRFPGA 单片群集器COD
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硬核
2014-4-22
差
低
低
低
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第6章 自动布局布线及SOC简介
SOC组成结构
用户设计的算法模块 CPU模块 DSP模块 Memory模块 模-数转换器(ADC)、数-模转换器(DAC) 锁相环(PLL) 运算放大器(OpAmp) 电压调节器(Band ap Voltage Reference) 晶振单元 直流电压转换器(DC-DC converter) I/O模块 无线传输模块 图像处理模块
19
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2014-4-22
第6章 自动布局布线及SOC简介
6.3 VLSI设计发展方向
VLSI发展趋势
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先进工艺(高集成度、低功耗） 系统化设计方法（SOC，SOPC，结构化ASIC） EDA技术
时钟网络形式
最常用的时钟网络是H-树和平衡树
时钟源
时钟树主干
时钟树主干
时钟源 最常用的两种时钟网络
2014-4-22 8
第6章 自动布局布线及SOC简介
一些时钟树的实例
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
不含时钟树
零歪斜时钟树
可变时间时钟树
2014-4-22
9
第6章 自动布局布线及SOC简介
2014-4-22
DEC Alpha 21164 CPU时钟树的例子
10
第6章 自动布局布线及SOC简介
④
布线
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
布线是根据电路连接的关系，在满足工艺规则和电学性 能的要求下，在指定的区域内完成所需的全部互连，同 时尽可能地对连线长度和通孔数目进行优化。 完成预布线以后，一些特定网络的布线，如时钟、总线 等一些关键路径需要严格保证其时序要求；在布线中， 这些关键路径的布线被赋予较高的优先级，有时甚至进 行手工布线。 全局布线 布线工具首先把版图区域划分为不同的布线单元，同 时建立布线通道； 对连线的网络连接方向和占用的布线资源(布线通道 和过孔)、连线的最短路径等进行确定； 对布线的拥塞程度进行估计，调整连线网络过度拥塞 的部分。
2014-4-22 12
第6章 自动布局布线及SOC简介
a)
设计规则检查(DRC, Design Rule Check)
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
设计规则是以器件的特征尺寸为基准，根据制造工艺水 平及其它考虑，制定出的一整套关于各掩膜相关层上图 形自身尺寸及图形间相对尺寸的允许范围。 设计规则检查则是检查版图中各掩膜相关层上图形的各 种尺寸，保证无一违反规定的设计规则。 设计规则的范围很宽，项目繁多，但其中多数规则是关 于图形边与边之间的距离规范，包括宽度检查、面积检 查、内间距检查和外间距检查。
1
2014-4-22
第6章 自动布局布线及SOC简介
自动布局布线流程
数据准备和输入
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
门级网表
工艺库
设计约束
自 动 布 局 布 线 过 程
布局规划 预布线布局 时钟树
布线
DRC & LVS
标准单元库 按电路种类划分
核心逻辑单元库 I/O单元 硬核模块生成器
延时 延时最大
c 芯片平面
d
b
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a 延时为零
时钟输入
7
第6章 自动布局布线及SOC简介
时钟树
时钟树综合就是为了保证时钟的设计要求，对芯片的时 钟网络进行重新设计的过程，包括: 时钟树的生成 缓冲的插入 时钟网络的分层
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第6章 自动布局布线及SOC简介
6.2 SOC技术简介
基本概念
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
SOC：System on chip 片上系统系统集成芯片 Soc基本特征：
① SOC是VLSI技术的最新产物。 ② SOC是实现现代电子系统的重要途径。 ③ SOC技术涉及： a) 集成电路制造技术； b) 设计技术； c) 电子系统设计理论； d) 软件工程等。 ④ SOC芯片采用超深亚微米（VDSM）或纳米IC制造技术。 ⑤ SOC的复杂性！绝大多数设计厂商不可能覆盖全部技术领域，不 可能也没有必要在设计上完全采用自主设计方法。 ⑥ 大量采用IP核来完成设计已成为一种趋势。
按设计阶段划分
逻辑综合库 单元的仿真库 物理版图库 延时模型库
2
版图数据输出
2014-4-22
第6章 自动布局布线及SOC简介
①
数据准备和输入
ห้องสมุดไป่ตู้
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
网表(netlist): 由逻辑综合工具生成的，以标准逻辑单元表示的逻辑 网络（EDIF网表） 标准逻辑单元库/工艺库： 由EDA/Foundary厂商合作提供；如：Artisan Components的TSMC0.25um CMOS标准单元库和输入/输 出单元库) 标准逻辑单元库的库单元种类繁多，形式多样，以满 足不同阶段的ASIC设计的需求 设计约束 芯片的总体功耗、时序要求和面积
时钟树插入及增加驱动器
时钟信号延时与具体的版图密切相关，所以在逻辑综合 的时候一般忽略时钟的处理，而在布局布线设计中进行 插入时钟树操作。 为了实现时钟延时的总体平衡，对时钟信号进行树状插 入驱动(buffer)。
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一个插入驱动的时钟分配树
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第6章 自动布局布线及SOC简介
预布线
预布线的目的就是要在版图设计上为布线留必要的通道 预布线包括宏单元的电源、地、信号的布线，焊盘单元 的布线及芯片核心逻辑部分的电源环、电源网络的布线
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第6章 自动布局布线及SOC简介
IP核
软核 是用可综合的 RTL描述或者通用库元件的网表形式表示的可复用模 块。用户须负责实际的实现和版图。 固核 是指在结构和拓扑针对性能和面积通过版图规划，甚至可用某种工 艺技术进行优化的可复用模块。它们以综合好的代码或通过库元件 的网表形式存在。 硬核 是指在性能、功率和面积上经过优化并映射到特定工艺技术的可复 用模块。它们以完整的布局布线的网表和诸如 GDSII（一种版图数 据文件格式）格式的固定版图形式存在。 分类 软核 固核 可移植性 好 中 联合性 高 中 易用性 高 中 价格 高 中
布线通道的不同划分
电源分配一般结构
某32位微处理器电源总线
2014-4-22
5
第6章 自动布局布线及SOC简介
布局
布局就是进行网表中单元的放臵，这一步可以使用综 合时产生的时序约束来驱动布局，以使布局后的连线 延迟更接近综合的连线延迟模型，更快的达到Timing Closure 。 布局要求将模块在满足一定的目标函数的前提下布臵 在芯片上的适当位臵，并要求芯片面积最小、连线总 长最短、电性能最优并且容易布线。
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第6章 自动布局布线及SOC简介
③
时钟树综合
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在芯片版图设计中，时钟树的设计是非常重要的，数字系 统中一切的电路行为都是在时钟的严格同步下进行的。 系统中的时钟负载很大，而且遍布整个芯片。这样就造成 了较大的本地时钟间的相对延时 ，也叫时钟偏斜 (Clock Skew)，时钟偏斜严重影响电路的同步，会造成时序紊乱。
第6章 自动布局布线及SOC简介
⑤
版图检查与验证
版图
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设计规则检查
网表与参数提取 原理图网表 版图网表
后仿真
电学规则检查
网表一致性检查
DRC:Design Rule Check设计规则检查 ERC:Electronic Rule Check电学设计规则 LVS:Layout vs Schematic Check网表一致性检查
第6章 自动布局布线及SOC简介
6.1 自动布局布线
自动布局布线定义
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自动布局、布线是将门级网表（netlist）转换成版图（layout）， 并对各个电路单元确定其几何形状、大小及位臵，同时要确定 单 元之间的连接关系 方法有两种，一种是手工画版图实现，另一种是用自动布局布线 工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成 比较著名的自动布局、布线工具： AVant ！ /Synopsys 的 ApolloII、 Cadence、Synopsys、Mentor等公司的工具。 在Cadence中进行布局规划的工具为 Preview，进行自动布局布线 的 引 擎 有 四 种 ： Block Ensemble 、 Cell Ensemble 、 Gate Ensemble 和 Silicon Ensemble ，其中， Block Ensemble 适用于宏 单元的自动布局布线，Cell Ensemble适用于标准单元或标准单元 与宏单元相混合的布局布线，Gate Ensemble适合于门阵列的布局 布线，Silicon Ensemble主要用在标准单元的布局布线中。
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第6章 自动布局布线及SOC简介
②
布局规划、预布线、布局 布局规划
是面向物理版图的划分，不同于逻 辑设计时模块的划分。 布局规划可估算出较为精确的互连 延迟信息、预算芯片的面积，分析 布线的稀疏度。 布局规划从版图上将芯片设计划分 为不同的功能块，布臵输入/输出端 口，对功能块、宏模块、芯片时钟 及电源分布进行布局方案设计，根 据设计要求对一些单元或模块之间 的距离进行约束和控制。 在深亚微米设计中，合理的总体布 局规划可以提高综合的连线延迟模 型的准确性，从而更快的达到时序 收敛，减少设计的重复。
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第6章 自动布局布线及SOC简介
b)
电学设计规则(ERC, Electronic Rule Check)
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
电学设计规则检测出没有电路意义的连接错误，（短路、 开路、孤立布线、非法器件等），介于设计规则与行为 级分析之间，不涉及电路行为 实现：提取版图网表，ERC软件 网表提取工具：逻辑连接复原
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第6章 自动布局布线及SOC简介
c)
网表一致性检查(LVS, Layout vs Schematic Check)
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
LVS是指把从版图中根据器件与节点识别提取出的电路 同原设计的电路进行对比检查，要求两者在结构上达到 一致。 LVS要对比检查的结构单元，版图中提取出的电路和原 设计的网表必须化作同一形式的网表结构，即相同形式 的结构单元的互联，两者才具有可比性。 如果两者不一致，其错误大体分为两类： 不一致点（节点不一致、器件不一致） 失配器件 实现：网表提取，LVS软件
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第6章 自动布局布线及SOC简介
⑥
输出结果
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
所有检查验证无误，布图结果转换为GDSII格式的掩膜文 件。 然后通过掩膜版发生器或电子束制版系统，将掩膜文件 转换生成掩膜版。
⑦
后仿真
后仿真是指版图完成后提取芯片内部寄生参数后的得到 最准确的门延时和互连线延时的仿真。 后仿真包括：逻辑仿真、时序分析、功耗分析、电路可 靠性分析等
… …
FPGA发展趋势
向高密度、高速度、宽频带方向发展 向低成本、低价格的方向发展 向低电压、低功耗和绿色化方向发展 结构化ASIC 可编程片上系统SOPC 动态可重配臵DRFPGA 单片群集器COD
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
硬核
2014-4-22
差
低
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低
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第6章 自动布局布线及SOC简介
SOC组成结构
用户设计的算法模块 CPU模块 DSP模块 Memory模块 模-数转换器(ADC)、数-模转换器(DAC) 锁相环(PLL) 运算放大器(OpAmp) 电压调节器(Band ap Voltage Reference) 晶振单元 直流电压转换器(DC-DC converter) I/O模块 无线传输模块 图像处理模块
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路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
6.3 VLSI设计发展方向
VLSI发展趋势
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先进工艺(高集成度、低功耗） 系统化设计方法（SOC，SOPC，结构化ASIC） EDA技术
时钟网络形式
最常用的时钟网络是H-树和平衡树
时钟源
时钟树主干
时钟树主干
时钟源 最常用的两种时钟网络
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第6章 自动布局布线及SOC简介
一些时钟树的实例
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
不含时钟树
零歪斜时钟树
可变时间时钟树
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第6章 自动布局布线及SOC简介
2014-4-22
DEC Alpha 21164 CPU时钟树的例子
10
第6章 自动布局布线及SOC简介
④
布线
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
布线是根据电路连接的关系，在满足工艺规则和电学性 能的要求下，在指定的区域内完成所需的全部互连，同 时尽可能地对连线长度和通孔数目进行优化。 完成预布线以后，一些特定网络的布线，如时钟、总线 等一些关键路径需要严格保证其时序要求；在布线中， 这些关键路径的布线被赋予较高的优先级，有时甚至进 行手工布线。 全局布线 布线工具首先把版图区域划分为不同的布线单元，同 时建立布线通道； 对连线的网络连接方向和占用的布线资源(布线通道 和过孔)、连线的最短路径等进行确定； 对布线的拥塞程度进行估计，调整连线网络过度拥塞 的部分。
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第6章 自动布局布线及SOC简介
a)
设计规则检查(DRC, Design Rule Check)
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
设计规则是以器件的特征尺寸为基准，根据制造工艺水 平及其它考虑，制定出的一整套关于各掩膜相关层上图 形自身尺寸及图形间相对尺寸的允许范围。 设计规则检查则是检查版图中各掩膜相关层上图形的各 种尺寸，保证无一违反规定的设计规则。 设计规则的范围很宽，项目繁多，但其中多数规则是关 于图形边与边之间的距离规范，包括宽度检查、面积检 查、内间距检查和外间距检查。
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第6章 自动布局布线及SOC简介
自动布局布线流程
数据准备和输入
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
门级网表
工艺库
设计约束
自 动 布 局 布 线 过 程
布局规划 预布线布局 时钟树
布线
DRC & LVS
标准单元库 按电路种类划分
核心逻辑单元库 I/O单元 硬核模块生成器
延时 延时最大
c 芯片平面
d
b
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a 延时为零
时钟输入
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第6章 自动布局布线及SOC简介
时钟树
时钟树综合就是为了保证时钟的设计要求，对芯片的时 钟网络进行重新设计的过程，包括: 时钟树的生成 缓冲的插入 时钟网络的分层
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
6.2 SOC技术简介
基本概念
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
SOC：System on chip 片上系统系统集成芯片 Soc基本特征：
① SOC是VLSI技术的最新产物。 ② SOC是实现现代电子系统的重要途径。 ③ SOC技术涉及： a) 集成电路制造技术； b) 设计技术； c) 电子系统设计理论； d) 软件工程等。 ④ SOC芯片采用超深亚微米（VDSM）或纳米IC制造技术。 ⑤ SOC的复杂性！绝大多数设计厂商不可能覆盖全部技术领域，不 可能也没有必要在设计上完全采用自主设计方法。 ⑥ 大量采用IP核来完成设计已成为一种趋势。
按设计阶段划分
逻辑综合库 单元的仿真库 物理版图库 延时模型库
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版图数据输出
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第6章 自动布局布线及SOC简介
①
数据准备和输入
ห้องสมุดไป่ตู้
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
网表(netlist): 由逻辑综合工具生成的，以标准逻辑单元表示的逻辑 网络（EDIF网表） 标准逻辑单元库/工艺库： 由EDA/Foundary厂商合作提供；如：Artisan Components的TSMC0.25um CMOS标准单元库和输入/输 出单元库) 标准逻辑单元库的库单元种类繁多，形式多样，以满 足不同阶段的ASIC设计的需求 设计约束 芯片的总体功耗、时序要求和面积
时钟树插入及增加驱动器
时钟信号延时与具体的版图密切相关，所以在逻辑综合 的时候一般忽略时钟的处理，而在布局布线设计中进行 插入时钟树操作。 为了实现时钟延时的总体平衡，对时钟信号进行树状插 入驱动(buffer)。
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
一个插入驱动的时钟分配树
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
预布线
预布线的目的就是要在版图设计上为布线留必要的通道 预布线包括宏单元的电源、地、信号的布线，焊盘单元 的布线及芯片核心逻辑部分的电源环、电源网络的布线
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
2014-4-22 17
第6章 自动布局布线及SOC简介
IP核
软核 是用可综合的 RTL描述或者通用库元件的网表形式表示的可复用模 块。用户须负责实际的实现和版图。 固核 是指在结构和拓扑针对性能和面积通过版图规划，甚至可用某种工 艺技术进行优化的可复用模块。它们以综合好的代码或通过库元件 的网表形式存在。 硬核 是指在性能、功率和面积上经过优化并映射到特定工艺技术的可复 用模块。它们以完整的布局布线的网表和诸如 GDSII（一种版图数 据文件格式）格式的固定版图形式存在。 分类 软核 固核 可移植性 好 中 联合性 高 中 易用性 高 中 价格 高 中
布线通道的不同划分
电源分配一般结构
某32位微处理器电源总线
2014-4-22
5
第6章 自动布局布线及SOC简介
布局
布局就是进行网表中单元的放臵，这一步可以使用综 合时产生的时序约束来驱动布局，以使布局后的连线 延迟更接近综合的连线延迟模型，更快的达到Timing Closure 。 布局要求将模块在满足一定的目标函数的前提下布臵 在芯片上的适当位臵，并要求芯片面积最小、连线总 长最短、电性能最优并且容易布线。
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
③
时钟树综合
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
在芯片版图设计中，时钟树的设计是非常重要的，数字系 统中一切的电路行为都是在时钟的严格同步下进行的。 系统中的时钟负载很大，而且遍布整个芯片。这样就造成 了较大的本地时钟间的相对延时 ，也叫时钟偏斜 (Clock Skew)，时钟偏斜严重影响电路的同步，会造成时序紊乱。