sigmadelta和多电平DAC专业技术

sigma-delta和多电平DAC技术

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采用Σ-δ和多电平DAC技术提高音频DAC信号输出质量

采用Σ-δ转换技术的音频数字/模拟转换器(DAC)产品投放市场已有一段时间了，设计人员一直都在尝试着在不增加产品成本的基础上有效地提高产品的声音质量。本文介绍的Σ-δ调制和多电平DAC技术能够有效地提高音频DAC的声音质量。

在音频DAC中采用Σ-δ技术很常见，而Wolfson微电子公司采用二元加权DAC单元阵列对该技术作了重大改进，在不增加成本的情况下可以显著提高音乐质量，这些单元的数量正比于DAC的比特数。

音频DAC一般由四个处理部分组成。首先所输入的音频数据需要经过内插滤波器滤除带外噪声，然后利用Σ-δ调制器对滤除后的数据进行处理，生成的数据比特流由D/A单元转换成模拟信号。最后这些模拟信号通过一个模拟滤波器重现最初的音乐信号(见图1)。

设计一个16比特到24比特的非Σ-δDAC具有一定困难，

其优点是带外噪声特别低。但是，如果该转换器处理音频

信号时其工作速率较低(接近于信号的奈奎斯特采样率)，

如44.1kHz和48kHz，则其输出频谱将包含很强的镜像分量。通过采用内插滤波器来提高采样率，可以消除这种镜像分量。

最初基于δ-Σ调制器的音频DAC主要是单比特的设计。由于只需要实现两种电平，任何再生电平中的误差都会表现为增益与偏差误差，而不会影响整个系统的线性度和噪声性能。

在使用单比特D/A情况下，滤波器必须能够将这个脉冲串转换成实际的模拟波形，该功能并不容易实现。另外，单比特D/A对时钟抖动比较敏感(见图2)，过采样时钟转换中的抖动会直接导致数模转换误差，从而增加了系统噪声，降低

音频D/A输出的声音质量。

多电平DAC与δ-Σ调制器结合

最近，将多电平DAC与δ-Σ调制器结合使用的例子越来

越普遍，这种多电平D/A具有适当数量的输出电平，能

改进带外噪声与信号质量。由于系统高频段具有非线性

特点，带外噪声会产生音频段分量，影响系统性能。

多比特Σ-δ DAC一般采用多个双电平D/A组成(如图3

所示)。对所有输出信号求和得到模拟输出信号，另外，还有一个量化器用来选择合适的D/A 输出组合以得到良好的线性度，使D/A输出信号更接近模拟信号，对输出信号的有效滤波也相对容易。采用多比特D/A还能减少器件对时钟抖动的敏感度，从而能获得更好的音频信号质量。

通过使用内插滤波器可以衰减PCM输入信号镜像分量，并提高其采样频率。为了减少所用电平数量，这种高采样率信号需要经过δ-Σ调制。虽然这样会引入额外的量化噪声，但采用δ-Σ调制器反馈环路能保证进入音频段的噪声非常小。如果δ-Σ调制器产生的是一个单比特输出信号，那么该信号就会随即直接馈入单比特D/A中。因此，最好在δ-Σ输出部分保持若干比特的裕量，这样可以显著降低带外噪声。

如果采用传统的多比特DAC，那么任何再生模拟电平的误差都会导致带内噪声和失真，从而在模拟分量上产生偏差。为了克服这个问题，需要对多比特信号作进一步处理，即把它分解成许多独立的δ-Σ调制信号，将这些信号的输出相加得到最终的输出信号。该过程称为动态单元匹配(DEM)过程，它能减轻对D/A单元的匹配精度要求。每个独立信号都具备单比特δ-Σ调制信号的特性，双电平DEM系统的输出可以用来控制D/A单元的选择。双电平信号加上D/A单元可以看作是一个双电平DAC，所有双电平DAC输出的总和就是一个完整D/A系统的输出。

大多数这种多电平D/A方案采用相同的加权单元。例如，

一个5比特转换器可能就有31或32个单元。常用的

DEM方案仅对相同加权单元有效，该方案能限制比特的

数量，而不会出现控制单元数量变得无法管理的情况。

下面将讨论在不增加大量控制信号的条件下增加D/A电

平数量的方法。

增加D/A电平数量

我们曾经设计过一款数字滤波器，其性价比较好并具有数据信号通路，包括多比特Σ-δ调制器。调制器的设计可以自由选择Σ-δ调制器的阶数、多比特D/A的比特数、所用DEM方案的类型和用于实现D/A本身的模拟器件设计。信号的完整路径如下：首先进入串行音频接口，然后通过数字滤波器进入Σ-δ调制器，最后通过多比特D/A DEM方案。信号通过完整信号路径后采用Wolfson公司的建模工具进行仿真。

这些建模工具采用C++编写，因此仿真速度很快。这一点非常重要，能保证在可接受的时间范围内执行电路性能判断的仿真操作。一般情况下，为了产生信噪比-幅度的扫描图表，需要运行数千次时域仿真操作，每一步仿真都需要计算信噪比值。而采用一般的数字仿真工具进行同样的操作所用时间是不可思议的。这些仿真的精度等级是一比特，采用的电路模型非常接近于芯片的门级模型。这种仿真允许将仿真结果结果收集起来，随后与实际的电路门级实现进行比较。

在C++模型级完成了数字处理单元的设

计后，就可以实现门级电路了。根据具

体电路功能，一般混合采用Verilog和原

理图级为主的设计方法。在门级电路实

现后就可以进行综合和产生门级网表，

接着采用商用Verilog(或类似产品)仿真

工具仿真网表，仿真结果再与从C++模

型产生的仿真输出逐比特比较。这些数字仿真包括用于开关电容D/A功能的模型，因此允许进行从串行输入音频数据直到模拟输出波形的全芯片仿真。

模拟电路常采用Spice类工具进行仿真，因此需要将数字仿真的结果转换成Spice格式的分段线性波形，然后再作为输入数据提交给模拟电路的Spice网表。一般情况是对最大频率的满幅正弦波进行时域仿真，然后对仿真输出的模拟波形进行傅里叶分析以检查失真情况。

执行这些端到端仿真的最大优点在于能仿真到芯片上的每根线、每个连接、每个门和晶体管，因此能把芯片顶层布线失误可能性降至最低，从而得到期望的最佳性能。另外，还可以采用一些专门技术来改善由于采用多电平D/A和低阶调制器而造成的负面影响。以下是有关这方面的讨论。

所有DEM技术的原理都是将某个数字

输入序列分解成多个输出序列，并用来

驱动多个相应的DAC，然后将这些D/A

输出相加得到模拟输出，如图1所示。

在每个采样瞬间这些输出序列的和与输

入序列相等。每个输出信号只能表现为

两种电平，因此可以用来判断某个D/A

单元的使用状态。这种双电平信号的频谱与输入信号相反，在低频端只有少量的能量。这样，当D/A单元与标称值存在偏差时可以降低低频端误差，线性度得到较大的改善，因为对于任何特殊的输入组值，可以预先控制不用某些D/A单元，对于任何输入序列来说，系统中每个D/A单元所用的频率是大致相同的。

Wolfson公司的新方法能够解决越来越高的电路复杂性与传统DEM方案中多比特D/A的比特数的问题。在相等加权模式中，D/A单元的数量是以比特数的2次幂增长，但Wolfson

公司采用的是二元加权D/A单元阵列，D/A单元数量的增长正比于DAC的比特数。

很明显，当D/A单元采用二元加权值时就不能再使用传统DEM方案，而必须采用另外一种解决方案。这里提供一种包含有层叠二元加权阵列形式的矢量耦合Σ-δ调制器的解决方案，该多比特阵列中的每一段都是由一对单比特δ-Σ环路组成。因此，多比特二元加权阵列中的每个比特包含有一对单比特DAC，每个噪声信号都经过第一阶单比特δ-Σ调制器整形。此时，D/A单元的总数量是2×n，这里的n表示多比特D/A中的比特数。

二元加权阶段的噪声整形功能能够调整由二元加权阵列中电容不匹配而引起的噪声，因此能够最大限度地避免带内性能的下降。为了进一步降低带外噪声，要将DAC配置成开关电容滤波器。多级D/A和滤波器组合的另外一个优点是采样点之间的输出变化很小，从而降低了对时钟抖动的敏感性。

DAC性能评价

图4和图5给出了对DAC的测试结果。

图5是不带片外滤波器的宽带输出信号

频谱，从图中可以看出，8F s(384kHz)