第五章 CMOS集成电路版图设计PPT课件

将常用结构的
Active Contact
组合图形（包括电
路单元）按设计规
Poly
Via1
则要求设计为可复 Contact
PAD
用的单元，供设计
过程中调用，
减少设计错
误，并便于
修改。
§5-3 CMOS电路的抗闩锁设计
思考题
1. 什么是闩锁效应？它有什么危害？ 2. 如何消除闩锁效应？
5.3.1 CMOS电路中的闩锁效应
5.2.1 布局 2.布局示例2 存储器模块
读写 控制
地址 译码
输入输出 SRAM存储矩阵
5.2.2 布线 1. 布线基本原则
最常用的布线层有金属、多晶硅和扩散 区，其寄生电阻和寄生电容有所不同。
电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。
长信号线一般选择金属层布线，应尽量 避免长距离平行走线。
(2) 根据负载CL情况和速度要求(tr 和tf) 确定负载管和等效输入管的 最小W/L 。
VDD MD
Vi MEVo
5.1.1 MOS管宽长比(W/L)的确定
1. NMOS逻辑门电路（续）
VDD
(3) 根据静态功耗的要求
ML
来确定负载管最大的W/L 。
Vi Vo
(4) 根据上述结果最终
VDD
MI
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于长沟器件，应根据工艺水平先考虑确 定沟道宽度W，然后再根据已确定W/L的值 来确定L的值。
L
W
5.1.4 MOS管源漏区尺寸的确定 一般是根据MOS管的沟道宽度W和相
关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。
PMOS管和NMOS管的最小W/L。
MN
(4) 根据电路结构和等
VDD
效的W/L确定每个管
A
的W/L 。
B
F
无比电路VOL与o无关
nor2
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻， 因而影响传输速度。因此，根据传输速 度的要求（考虑负载情况和前级驱动情 况）来确定MOS管的W/L.
首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。
相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
5.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
报
走时电路
时 驱
动 分频电路
振荡器
调节控制电路
第五章 MOS电路版图设计
整体 概述
集成电路设计原理
电子科学与技术
一 请在这里输入您的主要叙述内容
二
请在这里输入您的主要 叙述Fra Baidu bibliotek容
三 请在这里输入您的主要叙述内容
§5-1 MOS管图形尺寸的设计
思考题
1. MOS管沟道的宽长比(W/L)如何确定？ 2. MOS管沟道的宽度(W)和长度(L)如何确
多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
5.2.2 布线 2. 布线示例
5.2.3 优化设计 1. 源漏区面积优化
相邻同型MOS
管源漏区相连接时
采用有源区直接连
1
2
接可以减小源漏区
面积，减小寄生电
容和漏电，也减小
了芯片面积。
5.2.3 优化设计 2. 器件排序优化
确定负载管和等效输
入管的W/L 。
F VDD
(5) 根据输入结构和
MD
等效输入管的W/L确 A B C 定每个输入管的W/L 。
Vi MEVo
5.1.1 MOS管宽长比(W/L)的确定
VDD
2. CMOS逻辑门电路
(1) 根据抗干扰能力(噪声容限、
MP
输入转折电压V*)确定0范围。
Vi Vo MN
（1）减小RS和RW ：均匀且充分设计阱和衬 底的电源和地的欧姆接触，并用金属线连接，
必要时采用环结构。
（2）减小βnpn和βpnp ：加大MOS管源漏区距 阱边界的距离，必要时采用伪收集极结构。
对于W/L较大的器件一般采用叉指状 图形。
MOS管的源漏区具 有可互换性。
§5-2 版图的布局布线
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
5.2.1 布局 1.布局的基本原则
芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。
通过排序优化可以提高速度，减小漏电。
A
BC
D
OUT
D
A
BC
OUT
OUT
OUT
GND
GND
5.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。
(2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
5.2.3 优化设计 4. 复用单元的设计
V*
=
VDD+ VTP +VTN 1 + o
o
VDD VO
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的
o增大
PMOS管和NMOS管的最小
W/L 。
0
V* VDVDi
5.1.1 MOS管宽长比(W/L)的确定
VDD
2. CMOS逻辑门电路（续） MP
(3) 根据上述结果最终确定等效的 Vi Vo
触发的必要条件： 1.两个发射结均正偏 2.βnpn*βpnp> 1 3.IPower>IH
寄生可控硅一 旦被触发，电流巨 增，将烧毁芯片。
VDD
Vi
VDD
Vo
Rw IRw
VO
GND
N-
n+ N-阱 P-Sub
p+ p+ RW
n+ n+ p+ RS
P-
VO
IRs
Rs
GND
5.3.2 抗闩锁设计的基本原则
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
5.1.2 MOS管沟道长度(L)的确定
(1)要考虑MOS管的耐压能力，
L
一般MOS管的击穿电压由源
漏穿通电压决定：
W
BVDSP=qNBL2/2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
5.1.3 MOS管沟道宽度(W)的确定
定？ 3. MOS管源漏区尺寸如何确定？
5.1.1 MOS管宽长比(W/L)的确定
1. NMOS逻辑门电路
VDD
(1)NMOS逻辑门电路是有比电路，
根据VOL的要求，确定最小R 。 Vi
VOL
(VDD VTL )2 2R(VOHVTI)
E/E饱和负载
ML Vo
MI
V其OL中 ：2RR(VV=OTDHKK2ILVT=E)((W W//LL))EIL/D