SoC低功耗设计及其技术实现

３．１．１晶振时钟（ｏｃｓ＿ｃｌｋ）
ＯＣＳ—ｃＩｋ模块用于接收来自外部晶振所提供的
１ ＭＨｚ－３０ＭＨｚ时钟输入信号，该模块输出时钟信号
可以被取消。
３．１．２ ＤＰＬＬ模块
ＤＰＬＬ模块接收２ＭＨｚ－３０ＭＨｚ的输入时钟，通
过ＤＰＬＬ可以将该输入时钟进行倍频到一个很高的
频率，然后再进行分频，提供比较合适频率的时钟
及门级／版图级），将低功耗设计方法应用于ＳｏＣ芯 片设计中，仿真结果显示ＳｏＣ的静态功耗和动态功 耗都比较低，因此这些方法和策略得到了验证。
表２不同工作模式情况下的功耗值
系统工作模式Ｓ模ｌｅ式ｅｐ １ｄ坂ＤＰ麓笑删嘲黻 联
图５非门控结构电路
Ｄａｔａ ＯＵｔ
寄存 器组
＞
图６带门控结构的电路 ＳｏＣ大约有８００万个晶体管，工作频率８０ＭＨｚ， 采用０．１８¨ｍ ＣＭＯＳ工艺实现，正常工作模式下的 功耗大约为４５４．２６８ｍＷ。 表ｌ是由Ｐｏｗｅｒ Ｃｏｍｐｉｌｅｒ工具产生的关于功耗的 报告。报告显示在不降低性能的情况下，使用门控 时钟可以使总功耗降低４３．０％，内部功耗降低４９．６％， 电路状态转换功耗降低３４．２％，泄露功耗降低１．７％。 表２显示不同工作模式情况下的功耗值。１０ＭＨｚ 频率下，ｓｌｏｗ模式下的功耗是正常模式下的１４．３％ｌ ｉｄｌｅ模式下的功耗为正常模式下的１ ３．６％；在ｓｌｅｅｐ模 式下，功耗特别小，已经接近０。
功耗分析主要关心的是在设计过程的不同阶段 能对电路功耗做出准确估计。利用功耗分析和估计 的结果，结合给定的优化目标，可产生最优的设计 方案，确保不违反设计文件中规定的功耗指标，提 高设计成功率，在深亚微米时代的集成电路设计中 功耗分析更具有重要意义。
收稿日期：２００８－０８．２８ ．２０．
万方数据
或部分不工作时，ＳｏＣ芯片进入低功耗模式，系统
复位信号或中断信号可以中断芯片低功耗模式，恢
复正常工作。Ｓ ＯＣ芯片上的系统电源管理模块
（ＳＰＭＭ）具有动态控制整个芯片功耗的功能．如图
Байду номын сангаас
所示，ＳＰＭＭ提供到ＣＰＵ核的时钟（ＣＬＫ＿ｃｏｒｅ）和
到所有周围Ｉ Ｐ模块以及存储器控制器的时钟
（ＣＬＫ＿ＩＰ）。
ＳＰＭＭ主要有以下四个部分组成：
系统芯片的架构如图１所示。整个芯片的规模 超过２００万门，引脚数目３９１根。芯片内嵌一个３２位 的ＲＩＳＣ处理器，有存储器控制器、大容量的内嵌 ＳＲＡＭ、异步通信模块、同步通信模块以及用户ＩＰ模 块等。
门控时钟技术是一种功耗降低技术。随着深 亚微米集成电路和系统芯片（ＳｏＣ）迅速发展，单 芯片电路的规模不断增大，使得控制芯片功耗成 为重要的研究课题。动态功耗是ＣＭＯＳ电路功耗 的主要来源，但是当电路处于静态即状态保持不 变时功耗很小。所以时钟信号通过时钟缓存器构 造的时钟网络连接到各个时序单元电路，时钟网 络能够提供足够的驱动并且能将时钟偏移控制在 一定的范围内。
有效分析、验证和优化技术发现并解决问题，可以
及时修改设计重新分析、验证，使功耗等指标满足
设计规范，以缩短设计周期。
３．１ 系统级低功耗设计技术
从系统级进行考虑降低芯片功耗效率最高。
具体设计中，我们可以对ＳｏＣ芯片工作状态进行合
理分配，ＳｏＣ芯片具有四种工作模式：Ｓｌｏｗ模式、
Ｉｄｌｅ模式、Ｓｌｅｅｐ模式和正常工作模式。当系统全部
Ａｂｓｔｒａｃｔ：Ａ ｓｅｔ ｏｆ ＳｏＣ ｌＯＷ ｐｏｗｅｒ ｄｅｓｉｇｎ ｍｅｔｈｏｄｓ ＩＳ ｐｒｅｓｅｎｔｅｄ ａｎｄ ｕｓｅｄ ｔｏ ｄｉｆｉｅｒｅｎｔ ｌｅｖｅｌ ｏｆ Ａ ＳｏＣ． ｓｕｃｈ ａｓ ｓｙｓｔｅｍ ｌｅｖｅｌ，ＩＰ ｍｏｄｕｌｅ ｌｅｖｅｌ ａｎｄ ＲＴＬ ｌｅｖｅｌ．Ｉｎ ｓｙｓｔｅｍ ｌｅｖｅｌ ｏｐｅｒａｔｉｎｇ ｍｏｄｅ ｉｓ ｃｏｎｓｉｄｅｒｅｄ， ｉｎ ｍｏｄｕｌｅ ｌｅｖｅｌ ｓｏｆｔｗａｒｅ ｍａｎａｇｅｍｅｎｔ ｉｓ ｃｏｎｓｉｄｅｒｅｄ ａｎｄ ｉｎ ＲＴＬ ｌｅｖｅｌ ｇａｔｉｎｇ ｃｌｏｃｋ ｉｓ ｃｏｎｓｉｄｅｒｅｄ． Ｐｏｗｅｒ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔｓ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｓｔａｔｉｃ ａｎｄ ｄｙｎａｍｉｃ ｐｏｗｅｒ ｏｆ ｔｈｅ ＳｏＣ ｉｓ ｑｕｉｔｅ ｌｏｗ．Ｔｈｅ ｇｏａｌｓ ｏｆ ｔｈｅ ｌｏｗ ｐｏｗｅｒ ｄｅｓｉｇｎ ｍｅｔｈｏｄｓ ａｐｐｌｉｅｄ ｏｎ ｔｈｅ ｄｅｓｉｇｎ ａｒｅ ａｃｈｉｅｖｅｄ．Ｔｈｅ ＳｏＣ ｈａｓ ｂｅｅｎ ｉｍｐｌｅ－ ｍｅｎｔｅｄ ｉｎ ０．１ ８“ｍ ＣＭＯＳ ｐｒｏｃｅｓｓ，ｔｈｅ ａｒｅａ ｉｓ ７．８ ｍｍ×７．８ ｍｍ，ｔｈｅ ｏｐｅｒａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ ｉｓ ８０ ＭＨｚ ａｎｄ ｔｈｅ ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ ｉｓ ａｂｏｕｔ ４５４．２６８ ｍＷ． Ｋｅｙ ｗｏｒｄｓ：ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ；ＳｏＣ；ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ；ｇａｔｉｎｇ ｃｌｏｃｋ
给ＣＰＵ核和周围的ＩＰ模块。ＤＰＬＬ输出频率的计算
公式：
Ｆ叫＝／ｏ×尸矿／Ⅳ移＋ｌ】
（１）
这里Ｚ。，。是输入时钟频率，ＰＶ是ＤＰＬＬ倍频
值，由ＤＰＬＬ—ＰＶ寄存器进行配置，ＰＤ是ＤＰＬＬ的
分频值，由ＤＰＬＬ～ＰＤ寄存器配置。通过配置
ＤＰＬＬ ＯＵＴ寄存器可以确认ＤＰＬＬ是否输出时钟信
号。用户必须等到ＤＰＬＬ稳定以后，芯片才能够正
为了能将门控时钟插入设计流程，实现设计流
第９卷第５期
魏敬和，吴晓洁，虞致国：ＳＯＣ低功耗设计及其技术实现
程的自动化，可以在代码中直接体现，这样ＥＤＡ工 具就可以直接在电路中实现门控结构，减少后续工 作量。目前普遍采用的方法是利用商业化的ＥＤＡ工 具（如ＳＹＮＯＰＳＹＳ的Ｄｅｓｉｇｎ Ｃｏｍｐｉｌｅｒ或Ｐｈｙｓｉｃａｌ Ｃｏｍｐｉｌｅｒ），在设计的逻辑综合阶段，加入门控时钟 综合脚本，在设计中插入门控时钟结构。
常工作。
．２１．
第９卷第５期
电子与封装
３．１．３ ＭＵＸ模块 ＳｏＣ工作时钟是可以进行选择的，它既可以是
ＤＰＬＬ输出的时钟，也可以直接来自外部晶振输 入。由时钟选择位来控制，当该位置“１”时，外 部晶振时钟按入；该位置“０”时，ＤＰＬＬ的输出 时钟工作。
如果ＣＰＵ核结束所有工作，系统将进入很长的 等待时间，此时系统将进入Ｉｄｌｅ模式。在Ｓｌｅｅｐ模式， ＣＬＫ ｃｏｒｅ和ＣＬＫ ＩＰ时钟无效，ＤＰＬＬ不工作也不能 干配置。Ｓｌｅｅｐ模式下只有重新复位、外部中断或产 生异步中断，才能够终止该模式。 ３．２ ＩＰ模块级低功耗设计技术
关键词：低功耗；系统芯片；功耗管理；门控时钟
中图分类号：ＴＰ３０２
文献标识码：Ａ
文章编号：１６８１－１０７０（２００９）０５—００２０．０４
ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ ＳｏＣ ＷＥＩ Ｊｉｎｇ—ｈｅｌ，ＷＵ Ｘｉａｏ－ｊｉｅ２，ＹＵ Ｚｈｉ—ｇｕｏ’ （１．Ｃｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏｒｐｏｒａ“ｏｎ Ｎｏ．５８ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｗｕｘｉ ２１４０３５，Ｃｈｉｎａ； ２．３ＭＣｈｉｎａＬｔｄ．，Ｓｈａｎｇｈａｉ ２１００３３，Ｃｈｉｎａ）
ＳｏＣ是基于ＩＰ模块设计的系统集成，所有ＩＰ模 块的功耗将占到ＳｏＣ功耗总量的绝大部分。ＳｏＣ在 工作时，ＳｏＣ对内部ＩＰ模块的要求也会不一样，在 不同的时刻ＩＰ模块可以处在不同的工作状态，这样 可以根据实际工作对ＩＰ模块功耗进行合理管理，控 制整个芯片的功耗。
图２功耗管理模块结构图
３．１．４模式控制模块 模式控制模块主要有总线接Ｅｌ、控制寄存器和
万方数据
３低功耗设计
根据不同的抽象层次，集成电路设计方法可以
划分为系统级、算法级、ＩＰ模块级、电路级、门级
以及晶体管级。低功耗设计技术贯穿于集成电路设
计方法整个设计过程。从系统级到器件级电路设计
的各个阶段，都要进行功耗优化。随着设计的不断
细化、精炼，电路结构逐渐变得清晰，功耗估计结
果的精确性也不断提高。在设计的较早阶段，通过
ｇ ９卷，第５期 Ｖ０１．９．Ｎｏ．５
电子 与 封 装
ＥＬＥＣＴＲＯＮＩＣＳ＆ＰＡＣＫＡＧＩＮＧ
总第７３期 ２００９午５月
Ｓ ｏ Ｃ低功耗设计及其技术实现
魏敬和１，吴晓洁２，虞致国１
（１．中国电子科技集团公司第五十八研究所，江苏无锡２１４０３５Ｉ ２．３Ｍ中国有限公司，上海２１００３３）
摘要：文章根据低功耗设计理论和方法，分别从系统级、模块级及ＲＴＬ级三个层次上考虑一款
在进行ＲＴＬ设计中，一般会采用上升沿触发的 Ｄ触发器来组成寄存器或存储单元，这些Ｄ触发器 每个周期都要受到时钟触发，如果Ｄ触发器要保持 前一个状态的值，一般会采用如图５电路结构。当 ｅｎ端有效，就可以改变寄存器的值。当有大量这样 的Ｄ触发器有这样的要求时，就可以采用Ｉｌ】控时钟 单元来替代ＭＵＸ结构，会直接降低芯片的面积，同 时也降低芯片的功耗。
（３）Ｉｄｌｅ模式 如果ＣＰＵ核结束所有工作，系统将进入很长的 等待时间，此时系统将进入Ｉｄｌｅ模式。在Ｉｄｌｅ模式， ＣＬＫ—ｃｏｒｅ时钟无效，中断和复位可以结束Ｉｄｌｅ模式， 恢复ＣＬＫ＿ｃｏｒｅ时钟，一旦该时钟正常工作，系统进 入正常模式。 （４）Ｓｌｅｅｐ模式
．２２．
万方数据
Ｃ—ＬＫ
—————Ｌ｛＝＝＝＝兰＝＝＝：＝一．一ｊ
工作模式转换状态机组成。 （１）正常模式
；”·正常工作模式，ＤＰＬＬ处于工作状态，输出 ｅＬＫ＿ｃｏｒｅ和ＣＬＫ＿ＩＰ时钟。 ：’。。（２）Ｓｌｏｗ模式
当系统复位结束但是系统不需要运行在很高的 频率下，系统进入Ｓｌｏｗ模式。在该模式下，ＤＰＬＬ不 工作ＣＬＫ ｃｏｒｅ和ＣＬＫ ＩＰ来自于外部时钟。
图３ ＳｏＣ工作模式状态转换图
引言
随着集成电路工艺向着超深亚微米和纳米数量 级的飞速发展，当前如何降低集成电路的功耗问题 成了与速度、面积同等重要的问题。功耗问题制约 着芯片性能的进一步提高，并且增加了集成电路的 成本。
，．
同时由于市场对低功耗芯片的需求不断增加， 也对芯片的低功耗提出了进一步的要求。根据摩尔
定律（Ｍｏｏｒｅ’Ｓ Ｌａｗ），单位芯片上晶体管的集成度每 １８个月翻一倍，为了降低芯片由于集成度和性能的 快速增长而导致的不断增加功耗，芯片的低功耗设 计变得尤为重要。
函嬲 町编程时钟模块（ＰＩＰＣＵ）
芸
可编程时钟模块（ＰＩＰＣＵ）
嬲 Ａ
图４模块级功耗管理结构图
在ＳｏＣ设计中，我们提出一个时钟动态管理策 略如图４所示，从图４中可以看出：对每个外设时 钟都分别地由一组使能信号控制，当某个ＩＰ模块 不工作时，用户可以通过软件对可编程ＩＰ时钟单 元（ＰＩＰＣＵ）写入“０”，输入到该ＩＰ模块的时钟信 号停止工作；当需要该ＩＰ模块工作时，用户通过向 ＰＩＰＣＵ模块写入“ｌ”，该ＩＰ模块就会继续工作。 ＰＩＰＣＵ模块仅需要一个门控单元就可以控制整个ＩＰ 模块的的时钟树。而ＰＩＰＣＵ模块本身的功耗非常 小，可以忽略不计。 ３．３ ＲＴＬ级低功耗设计技术
第９卷第５期
魏敬和，吴晓洁，虞致国：ＳｏＣ低功耗设计及其技术实现
用户定义逻辑
ＤＭＡＣ 存储器控制器
Ⅱ
：［
Ⅱ
高速总线
Ⅱ
ＳＲＡＭ
Ⅱ
３２－ｂｉｔ ＲＳＩＣ ＣＰＵ
Ⅱ
总线桥
ｌＩＩｃ模块
ＳＰＩ模块
功耗管理模块
Ⅱ
Ⅱ
ｊ。
Ⅱ
Ⅱ
Ｔｉｍｅｒ
Ｉ模块
外围总线
３［
驻
中断
串口
控制单元
模块
‘
用户定义模块
图１系统芯片的架构
２ 系统芯片的结构
当时序单元中寄存器的状态不需要改变时，关 闭寄存器的时钟信号是降低时序电路功耗的一种有 效途径。门控时钟技术能够有效减少电路中的冗余 翻转，能够在适当的时候关闭寄存器的时钟，所以 门控时钟技术是系统物理实现阶段一种重要的降低 功耗的方法。
因为门控时钟结构中有一个锁存器，这样在综 合阶段和后续的静态时序分析（ＳＴＡ）、自动测试模 式生成（ＡＴＰＧ）、时钟树综合（ＣＴＳ）等步骤中都要 特别考虑门控时钟结构，增加了后续工作量，延长 了设计的ｔａｐｅ—ｏｕｔ时间。但是如果将门控时钟结构做 成一个独立的ＩＰ单元，和代工厂提供的基本标准单 元一样使用，能够省掉这些后续工作，减小设计和 验证的复杂性。
ＳｏＣ芯片功耗设计。在系统级采用工作模式管理方式，在模块级采用软件管理的方式，ＲＴＬ级采用
门控方式，三种方式的应用大大降低芯片了的功耗。仿真分析表明，该芯片的低功耗设计策略取
得了预期的效果，实现了较低的动态功耗与很低的静态功耗。该ＳｏＣ采用０．１８ ｕ ｍ ＣＭＯＳ工艺库 实现，面积为７．８ ｍｍ ｘ ７．８ｍｍ，工作频率为８０ ＭＨｚ，平均功耗为４５４．２６８ ｍＷ。