D触发器教程

7 6 3 5 4 9 10 13 1112 J1 K1 SD2 RD1 SD1 CP1 CP2 RD2 J2 K2
曾 用 符 号
SD
SD RD CP J K RD J CP K
引出端功能
J
K
Qn
RD
特性表 SD CP Qn+1
注
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
D 主触发器跟随D变化
CP = 0
1
QM
1
(2) 输出信号：
主 S C1 R S
1
主触发器保持不变；
从触发器由CP到来之前的 QnM 确定。 即： Q n1 D 下降沿时刻有效
R
CP
D
3. 异步输入端的作用 D — 同步输入端
0 1
0 1
异 直 步 接 SD G1 & 受时钟 CP 同步控制 置 1 R D、 D — 异步输入端 位 1 G & S 0 3 端 不受时钟 CP 控制 0
QQ – SD – – SD D CP RD D CP QQ – RD 1
Q
直 异 & G 步 2 RD 接 复 1 0 & G 1 位 4 端
1
Q
0 1
& G6 1
G5 & 1 G7 & D
1
1
& G8
CP
曾用符号 国标符号
二、 集成边沿D 触发器
1. CMOS 边沿 D 触发器
Q Q 引出端 功能
1
>1 G 2
S
&
CP1、2 D2
G4 D3 CP CP3、4 D4
S
Q1 – Q1 Q2 – Q2 Q3 – Q3 Q4 – Q4
G5
D
Q n1 S RQ n D DQ n D
4.3 边沿触发器
4.3.1 边沿 D 触发器
一、电路组成及工作原理 1. 电路组成及逻辑符号
Q 曾用 符号 Q Q Q Q 从 S C1 R QM
CC4013 (双 D 触发器)
Q1 Q1 1 2
Q2 Q2
13 12 7 VSS
符号
S 1DC1 R
14 VDD
6 5 3 4 8 9 11 10 SD D CP RD 特性表 SD1 CP1 SD2 CP2 n+1 D1 RD1 D2 RD2 CP D RD SD Q 注 0 0 0 0 同步置0 1 0 0 1 同步置1 CP 上升沿触发 0 0 Qn 保持(无效) 0 1 1 异步置1 1 0 0 异步置0 1 1 不用 不允许
保持
R CP R 1 R 当 CP = 1 S CP S 1 S 与基本 RS 触发器功能相同
特性表： CP 0 1 1 1 1 1 1 1 1 R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1
n
+VCC
Q1 Q2 Q3 Q4
内含 4 个基本 RS 触发器 2. 由或非门组成：CC4043(略)
二、TTL 集成基本触发器
74279、74LS279
Q
& &
S Q
&
R
&
– R1 – S11 – S12 – R2 – S2 – R3 – S31 – S32 – R4 – S4
1 2 3 5 6 10 11 12 14 15
J K
>1
&
S C1 R
>1 S D
1
R CP
Q
n 1
J Q KQ
n
n
CP 下降沿有效
二、 集成边沿 JK 触发器 1. CMOS 边沿 JK 触发器
Q
CC4027
Q1 Q1 1 2
Q2 Q2
国 标 符 号
Q 16 VDD
15
14 8 VSS
C1 S 1J IK R SD J CP K RD Q Q
Q
G 1 >1 Q
Q
Q R
>1 G 2
S
S
S
二、工作原理
R
R
R S 0
R 0, S 1 R 1, S 0
Q n 1 Q n , Q n 1 Q n
―保持”
―置 1‖ ―置 0‖
Q n 1 1, Q n 1 0
Q
n 1
0, Q
n 1
1
R S 1
2. TTL 边沿 JK 触发器 74LS112 (双 JK 触发器) • CP 下降沿触发 • 异步复位端 RD、异步置位端 SD 均为低电平有效
3. 主要特点
CP 的上升沿或下降沿触发；
抗干扰能力极强，工作速度很高，在触发沿瞬间，
按
Q n1 J Q n KQ n 的规定更新状态；
1态
0 1
S
R
0 1
―置 1‖或“置位” (Set)
Q SQ
Q RQ
S R0
Q和Q 均为UH
R 先撤消： 1态 S 先撤消： 0态 Q=Q S R1 ―保持” 信号同时撤消： 状态不定 QQ (随机)
简化波形图
状态翻转过程需要一定的延迟时间, Q Q 如 1 0，延迟时间为 tPHL； & 0 1，延迟时间为 tPLH 。 G1 & 由于实际中翻转延迟时间相对于脉 信号同时撤消,出 信号不同时撤 冲的宽度和周期很小，故可视为0。 现不确定状态 消，状态确定 R S 设触发器初始状态为0：
16
+VCC
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3Sห้องสมุดไป่ตู้ 4Q 13 4R 4S 8
Q1
Q2
Q3
Q4
R
4.2 同步触发器
4.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 CP (Clock Pulse): 等周期、等幅的脉冲串。 基本 RS 触发器：S — 直接置位端； (不受 CP 控制) R — 直接复位端。
不用 不用
Q n+1 0 1 1 1 0 0
R 0 0 1 1
S 0 1 0 1
不用 不允许
RS Q n+1 00 01 11 10 Qn n Q 保持 0 1 0 0 置1 1 置0 0 1 1 1 0
Q n+1
Q n+1= S + RQ n
特性方程
RS 0
约束条件
4.1.2 由或非门组成 一、电路及符号
三、集成同步 D 触发器 1. TTL 74LS375
Q Q
74LS375
D1
1 1D 0 4 1LE 7 1D 1 9 2D 0 12 2LE 15 2D 1 +VCC 16 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 8 2 3 6 5 10 11 14 13
>1 G1
R G3 & R
2. TTL 边沿 D 触发器
Q 符号 Q
7474 (双 D 触发器)
Q1 Q1 Q2 Q2 9 8 7 4 2 3 1 10 12 11 13 – CP S CP – SD1 1– D2 2– D1 RD1 D2 RD2 5 6
C1 S 1D R
引出端 功能 14 VCC
地
特性表
SD D CP RD
功能齐全(保持、置 1、置 0、翻转)，使用方便。
4. 波形图
设输出端 初态为 0 Q J=K=0 保持 J=K=1 翻转
4.3.3 边沿触发器功能分类、功能表示方法及转换
一、边沿触发器功能分类
1. JK 型触发器
定义 在CP作用下，J、K取值不同时， 具有保持、置0、
不用
保持 置1 置0 不许
n
Q
= S + RQ RS 0 约束条件
n+1
4.1.3 集成基本触发器 一、CMOS 集成基本触发器 1. 由与非门组成：CC4044
EN R
&
1
TG
Q
EN
&
S
EN
1 1
EN
EN
16 – 1RS 锁存触发器特性表 三态 1R R1 4 – 2 1S S11 – S3 EN A Q n+1 1Q R12 注 1SB S – 5 2R 2Q 7 R2 0 Z 74279 高阻态 – 6 n S2 0 12S 74LS279 保 持 0 10 – Q 3R R3 3Q 9 – 1 13S 1 置1 0 S31 11 A – 置0 S32 0 13SB 0 1 12 – 4Q 13 R4 1 14R 不用 不允许 1 14 4S – S4 15 8
4.1 基本触发器
4.1.1 由与非门组成 一、电路及符号
1 0
G1
Q
&
&
Q
0 1
Q
Q
Q=0
Q=1
G2 S
0态
R R
0 1
S
R
0 1
S
Q=1 Q=0
1态
二、工作原理
S 1, R 0
Q
1 0
Q
&
Q=0 0态 Q=1 Q=1 Q=0
0 1
―置 0‖或“复位” (Reset)
G1 &
G2
S 0, R 1
特性方程:
Q Qn 0 1 1 1 0 0
n+1
注
保持 保持 置1 置0
Q n1 S RQ n RS 0 约束条件 CP = 1期间有效 二、主要特点
1. 时钟电平控制
CP = 1 期间接受输入信号； （抗干扰能力有所增强） 2. RS 之间有约束
不用 不许 不用
CP = 0 期间输出保持不变。
1
G3 & QM 1 & G 4 QM
Q
G1 &
Q
& G2
Q 1D Cp
QM
G5 & 1 G7 &
QD CP Q 国标 符号 1D C1 D D CP
& G6
& G8 1
1
主 S C1 R
S
1
R CP
D
CP
2. 工作原理 (1)接收信号：
Q
CP = 1
Q
从 S C1 R
主触发器接收输入信号
Q
QM
n 1 M
0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 0 0 0 1 1
0 0 0 0 0 0 0 0 0 0 1 0 1


0 1 0 0 1 1 1 0 0 1 1 0 不用
保
持
同步置0
同步置1 翻 不 转 变
异步置1 异步置0 不允许
Q
n 1
、 Q
n 1
均为U L
―不允许”
若高电平同时撤消，则状态不定。
波 S 形 R >1 G G 1 >1 2 图 Q S Q R 三、特性表和特性方程 R S 0 0 1 1 0 1 0 1 Q n Q 1 0
n+1
Q
Q
四、基本 RS 触发器主 要特点 1. 优点：结构简单， 具有置 0、置 1、保持功能。 2. 问题：输入电平直接控制输 出状态，使用不便，抗干扰能 力差；R、S 之间有约束。
4.2.2 同步 D 触发器 一、电路组成及工作原理
Q G1 S G3 & S
1 &
Q
&
&
S D, R D
Q n1 S RQ n D DQ n D
（CP = 1期间有效） 简化电路：省掉反相器。
G2
R
G4
CP
R
D 二、主要特点 1. 时钟电平控制，无约束问题； n 1 2. CP = 1 时跟随。 (Q D ) (Q n 1 Q n ) 下降沿到来时锁存
概述
一、基本要求 1. 有两个稳定的状态(0、1)，以表示存储内容； 2. 能够接收、保存和输出信号。 二、现态和次态 n 1. 现态： Q 触发器接收输入信号之前的状态。 2. 次态： Q n 1 触发器接收输入信号之后的状态。 三、分类 1. 按电路结构和工作特点：基本、同步、边沿。 2. 按逻辑功能分：RS、JK、D 和 T(T )。 3. 其他： TTL 和 CMOS，分立和集成。
4.3.2 边沿 JK 触发器
一、电路组成及符号
Q
二、工作原理
Q
国 曾 S C1 R 标 用 CP C1 J K 1J IK QM 符 QM 1 号
J CP K
Q
Q
Q
n 1
D
n n
J Q KQ
( J Q n )( K Q n )
1
n n JK 冗余项 J Q K Q
同步触发器： 同步 RS 触发器 同步 D 触发器
一、电路组成及工作原理 1. 电路及逻辑符号
Q G1 S
& &
Q G2
Q
Q
Q
Q
S C1 R
S CP R S CP R 曾用符号
G3
&
R & G 4 CP R
S CP R 国标符号
S
2. 工作原理 当 CP = 0
S R1
Q n1 Q n
S
S
R Q
Q
R
Q Q
三、现态、次态、特性表和特性方程 1. 现态和次态
现态Qn：触发器接收输入信号之前的状态。 次态Qn＋1：触发器接收输入信号之后的新状态。
2. 特性表和特性方程
特性表 简化特性表
R 0 0 0 0 1 1 1 1
S 0 0 1 1 0 0 1 1
Qn 0 1 0 1 0 1 0 1
– – CP D RD SD Qn+1 注 3. 主要特点 1 0 0 1 同步置0 1 1 1 1 同步置1 CP 的上升沿(正边沿)或下降沿(负边沿)触发； 1 1 Qn 保持(无效) 抗干扰能力极强； 0 1 0 异步置0 1 0 1 异步置1 只有置 1、置 0 功能。 1 1 不用 不允许