第六章 CMOS组合逻辑门的设计

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14
Combinational Circuits
标准单元版图策略 – 1990s
镜像单元
无布线通道
VDD VDD
M2
M3
镜像单元
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GND
GND
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Combinational Circuits
标准单元
N阱
输入数据模式 A=B=01 A=1, B=01 A= 01, B=1 A=B=10 A=1, B=10
延时 (psec) 67 64 61 45 81 80
Voltage [V]
1.5 1 0.5 0 -0.5 0 100 200 300 400
A= 10, B=1
time [ps]
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tp 与扇入和扇出的关系
扇入:
由于电阻与电容同时增加，成平方
关系 扇出: 每增加一个额外的扇出就等于增加 两个栅电容
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NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m CL = 100 fF 29
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晶体管尺寸
Rp 2 A B Rp 2 CL 4 B 4 A Rn 1 A Rn B 1 CL Rp Cint Rp
Rn
2 B Rn A
2
Cint
棍棒图
无尺寸约束 仅表示晶体管的相对位置
VDD
VDD
反相器
NAND2
Out Out
In GND GND
A B
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棍棒图
A
j B X = C • (A + B) C i C A B C
Rp
Rp B Rp A CL Rn A Rn B CL Cint
NOR2
27
Combinational Circuits
输入模式对延时的影响
Rp A Rn B Rn A Cint B CL Rp
延时与输入模式有关 由低到高的翻转

所有输入都翻转到0
– 延时 0.69 Rp/2 CL
其中一个输入翻转到0
动态电路则依赖于把信号值暂时存放在 高阻抗电路结点的电容上。
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静态互补 CMOS
VDD In1 In2 InN In1 In2 InN PMOS only F(In1,In2,…InN) PUN
复杂CMOS 门
B A C D OUT = D + A • (B + C)
A
D B C
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如何构成一个复杂CMOS 门
VDD C F SN1 F SN4 VDD
A
B
A
D B C D B
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tp 与扇入的关系
1250 1000 750 500 250 0 2 4 6 8 10 12
平方
tp (psec)
tpH
L
tp tpL
H
扇入一般情 况下不应大 于4.
线性
16
14
fan-in
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VDD
In
Out
单元边界
GND
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标准单元
VDD
2输入NAND门
VDD
B
A B
Out
A
GND
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多指晶体管
一指 两指 (折叠)
减少了扩散区电容
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互补CMOS 特性
全电压摆幅 ; 高噪声容限 逻辑功能不依赖于器件尺寸; ratioless 稳定状态输出接电源或地; 低输出阻抗 非常高的输入阻抗; 稳定状态输入电流几乎为 零 稳定状态电源和地之间无通路; 无静态功耗 传播延时与负载及输出阻抗有关
– 延时 0.69 Rp CL

由高到低的翻转
所有输入都翻转到1
– 延时 0.69 2Rn CL
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延时与输入的关系
3 2.5 2
A=B=10 A=1, B=1 0 A=1 0,B=1
A X A B Y Y = X if A and B
X
B
Y
Y = X if A OR B
NMOS 管产生 “强” 0 和 “弱” 1
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PMOS管串联/并联连接
PMOS 管像一个反开关，当控制信号为低时闭合，当 控制信号为高时断开。
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快速复杂CMOS门:设计技术 1
晶体管尺寸
负载以扇出为主
逐级加大晶体管的尺寸
InN
MN
CL
分布 RC 线 M1 > M2 > M3 > … > MN
In3 In2 In1
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扇入（Fan-In ）考虑
A B C D CL C3 C2 C1
A
B C D
分布RC模型 (Elmore 延时)
tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 传播延时在最坏情况下与扇入成平 方关系.
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M3 M2 M1
C3 C2 能够将延时降低超过 20%;
C1
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PDN
NMOS only
PUN （上拉网络）和PDN（下拉网络）组成互补逻辑
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阈值对开关的影响
PUN
VDD
S
VDD
D
VDD
D
0 VDD CL
VGS
S
0 VDD - VTn CL
棍棒图
A
j B X = C • (A + B) C i C
逻辑路径
X
C
PUN
X
B
i
A
VDD
j
A
B
A B C GND
PDN
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欧拉路径法
X
C
X
B
i
A
VDD
j
GND
A B C
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组合电路
时序电路 Output = f(In, Previous In)
2
Output = f(In)
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静态 CMOS 设计
在静态电路中，每一时刻每个门的输出 通过一个低阻路径连到电源或地上。同时在 任何时候该门的输出即为该电路实现的布尔 函数值（忽略在切换期间的瞬态效应）。
A
SN2 SN3 C D
F (a) 下拉网络 (b) 下拉网络中子网识别 D B C A
(c) 互补逻辑门
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单元设计
标准单元
通用逻辑 能够被综合 相同的高度, 可变的宽度

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开关延时模型
A A Req
Rp
A Rn B Rn A NAND2
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Rp
B A CL Rn A Cint INV
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例: NAND
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Combinational Circuits
例: NOR
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一个复杂COMS门的尺寸
B 8 6 8 6
A
4 3
C D 4 6 OUT = D + A • (B + C) A 2
D
1
B
2C
2
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CMOS 组合逻辑门 设计
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1
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组合电路与时序电路
In
Combinational Logic Circuit
In
Out
Combinational Logic Circuit
Out
State
数据通道单元
确定的结构 (算术运算单元) 包含一些连线 确定的高度和宽度
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标准单元版图策略 – 1980s
布线通道 VDD
信号
GND
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PDN
D
VDD 0
CL
VGS
VDD |VTp|
S
VDD
S
CL
Fra Baidu bibliotek
D
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Combinational Circuits
NMOS 管串联/并联连接
一个晶体管可以看成是一个由栅信号空置的开关。当控制信号为高 时NMOS开关闭合，当控制信号为低时则断开。
x
b x a GND (a) Logic graphs for (ab+cd) d c VDD x a GND (b) Euler Paths {a b c d} VDD d b
x
c VDD
x GND a b c d
(c) stick diagram for ordering {ab c d}
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OAI22 逻辑图
C
B
D
A C
VDD D
PDN
X = AB+CD
B C
X
B A
GND
A
D
X
PUN
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例: x = ab+cd
A B
Y = X if A AND B = A + B
X A
Y
X
B
Y
Y = X if A OR B = AB
PMOS 管产生 “强” 1和 “弱” 0
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互补CMOS 逻辑
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A
B
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两个版本的 C • (A + B)
A VDD X X C B A B C VDD
GND
GND
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20
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Combinational Circuits
tp 与扇出的关系
tpNOR2 tp (psec) tpNAND2 tpINV
所有的门有 相同的驱动 电流.
Slope is a function of “driving strength”
4 6 8 10 12 14 16
2
eff. fan-out