EDA计算器设计大作业

计算器设计

专业：电子信息工程

设计者：

摘要

本文介绍了一个简单的计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。系统由计算部分、输入部分、选择部分、输出部分组成，计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。

关键字：VHDL，计算器，QuartusII

目录

一．实验目的 (4)

二、流程图 (4)

三．顶层原理图 (5)

四、各个模块 (6)

(1)加法器模块 (6)

1、封装元件 (6)

2、加法器程序 (7)

3、仿真结果 (7)

（2）减法器模块 (8)

1、封装元件 (8)

2、减法器程序 (9)

3、仿真结果 (10)

4、硬件运行结果 (11)

（3）乘法器模块 (12)

1、封装元件 (12)

2、乘法器的设计思想 (12)

3、乘法器程序 (13)

4、仿真结果 (14)

5、硬件运行结果 (14)

（4）除法器模块 (15)

1、封装元件 (15)

2、除法器设计思想 (15)

3、除法器程序 (16)

4、仿真结果 (16)

5、硬件运行结果 (17)

（5）8位除法器 (18)

1、封装元件 (18)

2、8位除法器设计思想 (18)

3、8位除法器程序 (19)

4、仿真结果 (21)

（6）数码管七段译码电路 (22)

1、封装元件 (22)

2、共阴极七段显示码十六进制转换表 (22)

3、七段译码器程序 (23)

4、仿真结果 (23)

（7）选择模块 (24)

1、封装元件 (24)

2、程序 (25)

五、管脚锁定 (25)

六、小结与收获 (26)

一．实验目的

1、熟悉QuartusII 软件的相关操作，掌握数字电路设计的基本流程。

2、介绍QuartusII 的软件，掌握基本的设计思路，软件环境参数配置，仿真，管脚分配，下载等基本操作。

3、了解VHDL 或原理图设计方法与定制IP 模块的思想。

4、掌握并行加法器，减法器乘法器以及除法器的设计思路及工作原理。

5、设计一个能完成加减乘除功能并以十进制显示结果的简单计算器。

二、流程图

• 当输入为00时输出加法结果

• 当输入为01时输出减法结果

• 当输入为10时输出乘法结果

• 当输入为11时输出除法结果 输入控制功

能的数 选择模块 减法模块

乘法模块 除法模块 加法模块

显示结果

十六进制转换成十进制

三．顶层原理图

创新：四个模块输出均为十六进制数，为了输出方便观察，设计了8位除法器，将输出变为十进制数显示在数码管上。

DATAIN[1..0]为输入控制端，通过试验箱上两个拨码开关控制输入。A[3..0]和B[3..0]是两个四位二进制输入数，当DATAIN 为00时进行加法运算，当DATAIN 为01时进行减法运算，当DATA 为10时进行乘法运算，当DATA 为11是进行除法运算。结果用十进制显示三个共阳静态LED 数码管上，除法的余数单独显示在右下角的七段驱动共阳数码管中的一个上。

乘法模块

除法模块

减法模块 加法模块

控制模块 七段数码管 输出个位

输出十位

输出百位 三个八位除

法器，把十

六进制数转

换为十进制显示除法余数

四、各个模块

(1)加法器模块

1、封装元件

当CLR 为‘1’时清零，输出为零

当CLR 为‘0’时，输入两个四位二进制数，输出两个数之和，S[3..0]为和，S[4]为进位。 CLR

A[3..0]

B[3..0]S[7..0]

ADDER4B

inst6

2、加法器程序

3、仿真结果

当CLR为1时，输出为0；当CLR为0时，进行加法运算。S[3..0]为相加后得到的和，S[7..4]为相加后的进位。

4、硬件运行结果

从左到右，前三个数码管为结果，用十进制显示：第一个为百位，第二个为十位，第三个为个位。第五个为加数，第六个为被加数。

（2）减法器模块

1、封装元件

CLR a[3..0] b[3..0]s[3..0]

co

sub4 inst1

设计思想：减去一个数等于加上这个数的补码。对减数求补码，再调用加法器

当CLR为‘1’时清零，输出为零

当CLR为‘0’时，a是四位二进制被减数，b时四位二进制减数。S为相减的结果，co为借位，当co为0时代表a减b是整数，否则为负数或者0。

2、减法器程序

调用一个加

法程序3、仿真结果

CLR为清零，当CLR为1时清零，输出为0；当CLR为0时进行减法运算，a、b为两个四位二进制输入，s为输出，当co为0时，代表s为正，当co为1时代表co为负，当被减数小于减数时，s为相减得到的结果的补码。

4、硬件运行结果

从左到右，前三个数码管用十进制显示结果：第一个代表正负，为0时代表正，为1时代表负。第五个为减数，第六个为被减数。