数字逻辑系统设计
数字逻辑设计实验报告
一、实验目的1. 理解和掌握数字逻辑设计的基本原理和方法。
2. 熟悉数字电路的基本门电路和组合逻辑电路。
3. 培养动手能力和实验技能，提高逻辑思维和解决问题的能力。
4. 熟悉数字电路实验设备和仪器。
二、实验原理数字逻辑设计是计算机科学与技术、电子工程等领域的基础课程。
本实验旨在通过实际操作，让学生掌握数字逻辑设计的基本原理和方法，熟悉数字电路的基本门电路和组合逻辑电路。
数字逻辑电路主要由逻辑门组成，逻辑门是数字电路的基本单元。
常见的逻辑门有与门、或门、非门、异或门等。
根据逻辑门的功能，可以将数字电路分为组合逻辑电路和时序逻辑电路。
组合逻辑电路的输出只与当前输入有关，而时序逻辑电路的输出不仅与当前输入有关，还与之前的输入有关。
三、实验内容1. 逻辑门实验（1）实验目的：熟悉逻辑门的功能和特性，掌握逻辑门的测试方法。
（2）实验步骤：① 将实验箱中的逻辑门连接到测试板上。
② 根据实验要求，将输入端分别连接高电平（+5V）和低电平（0V）。
③ 观察输出端的变化，记录实验数据。
④ 分析实验结果，验证逻辑门的功能。
2. 组合逻辑电路实验（1）实验目的：掌握组合逻辑电路的设计方法，熟悉常用组合逻辑电路。
（2）实验步骤：① 根据实验要求，设计组合逻辑电路。
② 将电路连接到实验箱中。
③ 根据输入端的不同组合，观察输出端的变化，记录实验数据。
④ 分析实验结果，验证电路的功能。
3. 时序逻辑电路实验（1）实验目的：掌握时序逻辑电路的设计方法，熟悉常用时序逻辑电路。
（2）实验步骤：① 根据实验要求，设计时序逻辑电路。
② 将电路连接到实验箱中。
③ 观察电路的输出变化，记录实验数据。
④ 分析实验结果，验证电路的功能。
四、实验结果与分析1. 逻辑门实验结果：通过实验，验证了逻辑门的功能和特性，掌握了逻辑门的测试方法。
2. 组合逻辑电路实验结果：通过实验，掌握了组合逻辑电路的设计方法，熟悉了常用组合逻辑电路。
3. 时序逻辑电路实验结果：通过实验，掌握了时序逻辑电路的设计方法，熟悉了常用时序逻辑电路。
数字逻辑与数字系统设计课程设计
数字逻辑与数字系统设计课程设计一、课程设计背景数字逻辑与数字系统设计课程介绍了数字电路的基本概念、设计和分析方法。
数字逻辑是电子技术中非常重要的一部分，广泛应用于计算机、通信、自动化控制、计算器、游戏机等电子产品。
通过本课程的学习，学生将掌握数字逻辑和数字系统设计的基本原理和方法。
二、课程设计内容本次数字逻辑与数字系统设计课程设计主要分为以下几个部分：1.实验一：Karnaugh图和逻辑多路选择器设计实验2.实验二：数字逻辑电路的组合设计实验3.实验三：数字电路的时序设计实验4.实验四：数字系统设计实验5.实验五：数字逻辑综合设计实验实验一：Karnaugh图和逻辑多路选择器设计实验通过本实验，学生将学会运用Karnaugh图方法设计简单的逻辑电路，掌握最小化布尔函数的方法。
同时，学生将学习多路选择器的设计方法，掌握多路选择器的应用技巧。
实验二：数字逻辑电路的组合设计实验通过本实验，学生将学习的是数字逻辑电路的组合设计方法，包括基本逻辑门和复杂逻辑电路的设计技术。
同时，学生还将掌握基本电路的仿真方法，通过仿真软件对电路进行验证。
实验三：数字电路的时序设计实验在本实验中，学生将掌握数字电路的时序设计方法，了解时序电路的作用、分类和基本原理。
同时，学生将学习数字电路时序仿真的方法，能够进行基本时序电路模拟。
实验四：数字系统设计实验在本实验中，学生将学习数字系统设计的基本方法和过程，包括总体结构设计、输入输出接口的设计、存储器的设计等；同时，学生还将了解数字系统的仿真和测试方法，对设计的数字系统进行仿真和测试。
实验五：数字逻辑综合设计实验在本实验中，学生将通过数字逻辑综合设计，掌握数字逻辑综合应用技巧，并能够在实践中学习根据需求进行电路综合的方法。
三、课程设计特点本次数字逻辑与数字系统设计课程设计不仅注重理论教学，更加强调实践教学，特点如下：1.注重实验教学，对学生的动手能力和实践能力进行提高。
2.充分利用仿真软件进行电路设计和验证，使学生在熟悉实际电路设计方法的同时，也能提高计算机仿真的技能和水平。
《数字逻辑教案》
《数字逻辑教案》word版第一章：数字逻辑基础1.1 数字逻辑概述介绍数字逻辑的基本概念和特点解释数字逻辑在计算机科学中的应用1.2 逻辑门介绍逻辑门的定义和功能详细介绍与门、或门、非门、异或门等基本逻辑门1.3 逻辑函数解释逻辑函数的概念和作用介绍逻辑函数的表示方法，如真值表和逻辑表达式第二章：数字逻辑电路2.1 逻辑电路概述介绍逻辑电路的基本概念和组成解释逻辑电路的功能和工作原理2.2 逻辑电路的组合介绍逻辑电路的组合方式和连接方法解释组合逻辑电路的输出特点2.3 逻辑电路的时序介绍逻辑电路的时序概念和重要性详细介绍触发器、计数器等时序逻辑电路第三章：数字逻辑设计3.1 数字逻辑设计概述介绍数字逻辑设计的目标和方法解释数字逻辑设计的重要性和应用3.2 组合逻辑设计介绍组合逻辑设计的基本方法和步骤举例说明组合逻辑电路的设计实例3.3 时序逻辑设计介绍时序逻辑设计的基本方法和步骤举例说明时序逻辑电路的设计实例第四章：数字逻辑仿真4.1 数字逻辑仿真概述介绍数字逻辑仿真的概念和作用解释数字逻辑仿真的方法和工具4.2 组合逻辑仿真介绍组合逻辑仿真的方法和步骤使用仿真工具进行组合逻辑电路的仿真实验4.3 时序逻辑仿真介绍时序逻辑仿真的方法和步骤使用仿真工具进行时序逻辑电路的仿真实验第五章：数字逻辑应用5.1 数字逻辑应用概述介绍数字逻辑应用的领域和实例解释数字逻辑在计算机硬件、通信系统等领域的应用5.2 数字逻辑在计算机硬件中的应用介绍数字逻辑在中央处理器、存储器等计算机硬件部件中的应用解释数字逻辑在计算机指令执行、数据处理等方面的作用5.3 数字逻辑在通信系统中的应用介绍数字逻辑在通信系统中的应用实例，如编码器、解码器、调制器等解释数字逻辑在信号处理、数据传输等方面的作用第六章：数字逻辑与计算机基础6.1 计算机基础概述介绍计算机的基本组成和原理解释计算机硬件和软件的关系6.2 计算机的数字逻辑核心讲解CPU内部的数字逻辑结构详细介绍寄存器、运算器、控制单元等关键部件6.3 计算机的指令系统解释指令系统的作用和组成介绍机器指令和汇编指令的概念第七章：数字逻辑与数字电路设计7.1 数字电路设计基础介绍数字电路设计的基本流程解释数字电路设计中的关键概念，如时钟频率、功耗等7.2 数字电路设计实例分析简单的数字电路设计案例讲解设计过程中的逻辑判断和优化7.3 数字电路设计工具与软件介绍常见的数字电路设计工具和软件解释这些工具和软件在设计过程中的作用第八章：数字逻辑与数字系统测试8.1 数字系统测试概述讲解数字系统测试的目的和方法解释测试在保证数字系统可靠性中的重要性8.2 数字逻辑测试技术介绍逻辑测试的基本方法和策略讲解测试向量和测试结果分析的过程8.3 故障诊断与容错设计解释数字系统中的故障类型和影响介绍故障诊断方法和容错设计策略第九章：数字逻辑在现代技术中的应用9.1 数字逻辑与现代通信技术讲解数字逻辑在现代通信技术中的应用介绍数字调制、信息编码等通信技术9.2 数字逻辑在物联网技术中的应用解释数字逻辑在物联网中的关键作用分析物联网设备中的数字逻辑结构和功能9.3 数字逻辑在领域的应用讲述数字逻辑在领域的应用实例介绍逻辑推理、神经网络等技术中的数字逻辑基础第十章：数字逻辑的未来发展10.1 数字逻辑技术的发展趋势分析数字逻辑技术的未来发展方向讲解新型数字逻辑器件和系统的特点10.2 量子逻辑与量子计算介绍量子逻辑与传统数字逻辑的区别讲解量子计算中的逻辑结构和运算规则10.3 数字逻辑教育的挑战与机遇分析数字逻辑教育面临的挑战讲述数字逻辑教育对培养计算机科学人才的重要性重点和难点解析重点环节一：逻辑门的概念和功能逻辑门是数字逻辑电路的基本构建块，包括与门、或门、非门、异或门等。
数字逻辑与数字系统课程设计简单计算器
简单计算器一、设计分析1、功能描述设计一个简单0-9数之间的加、减、乘法运算的计算器，，输入和输出均可以显示在数码管上。
2、实现工具1、用VHDL 语言文本形式输入；2、maxplusII行语言编写时序仿真和综合。
二、设计思想采用自顶向下的设计方式，分层进行设计。
设计分为五个模块进行；计算器模块、八位二进制数转化成8421BCD码模块，四选一数据选择器模块，七段显示译码器模块、模4计数器模块、模8计数器块、3—8译码器块。
顶层设计可以完全独立于目标器件芯片物理结构的硬件描述语言。
使用VHDL模型在所综合级别上对硬件设计进行说明、建模和仿真。
1、顶层原原理框图2、具体实现1、计算器模块、2、八位二进制数转化成8421BCD码模块3、四选一数据选择器模块4、七段显示译码器模块5、模4计数器模块6、模8计数器块7、3—8译码器块三、设计过程1、建立工程建立一个Project，命名为jiandanjisuanqi。
将各个模块生成的文件放在同一个文件夹下。
2、文本输入将各个模块的VHDL代码输入，保存并综合。
3、仿真建立各个模块的gdf图，设置输入波形并仿真。
4、顶层原理图输入利用各个模块生成的sym文件建立顶层原理图，编译并仿真。
5、硬件实现实验室提供的器件为FLEX10K，型号为EPF10K10LC84-4，将文件下载到器件当中，在实验箱中进行模拟。
四、整体框图五、VHDL部分代码及说明1、计算器模块、library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jisuanqi isPort (a,b: in STD_LOGIC_VECTOR (3 downto 0);sel:in STD_LOGIC_VECTOR (1 downto 0); -----加减乘控制端s: out STD_LOGIC_VECTOR (7 downto 0));end jisuanqi;architecture Behavioral of jisuanqi issignal q1 ,q2: STD_LOGIC_VECTOR (3 downto 0);signal q3: STD_LOGIC_VECTOR (7 downto 0);signal q4: STD_LOGIC_VECTOR (1 downto 0);beginq1<=a;q2<=b;q4<=sel;process(q4,q3)begincase q4 iswhen "00" => ----加减乘算法q3<=q1+q2;s<=q3;when "01" =>if(q1>q2)thenq3<= q1-q2;s<=q3;elseq3<=q2-q1;s<=q3;end if;when "10"=>q3<=q1*q2;s<=q3;when "11"=>q3<=q1*q2;s<=q3;when others=>q3<="00000000";s<=q3;end case;end process;end Behavioral;2、八位二进制数转化成8421BCD码模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity bcd isPort (s : in STD_LOGIC_VECTOR (7 downto 0);a : out STD_LOGIC_VECTOR (3 downto 0);b : out STD_LOGIC_VECTOR (3 downto 0));end bcd;architecture Behavioral of bcd issignal q0: STD_LOGIC_VECTOR (7 downto 0);signal q1: STD_LOGIC_VECTOR (3 downto 0);signal q2: STD_LOGIC_VECTOR (3 downto 0);beginprocess(s)beginq0<=s;case q0 is ----把八位二进制数转化为8421BCD码when"00000000"=>q1<="0000";q2<="0000";when"00000001"=>q1<="0000";q2<="0001";when"00000010"=>q1<="0000";q2<="0010";when"00000011"=>…………………………….3、四选一数据选择器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity mux4_1 isport(d0,d1,d2,d3 :in std_logic_vector(3 downto 0);q :out std_logic_vector(3 downto 0);sel :in std_logic_vector(1 downto 0) );end mux4_1;architecture rtl of mux4_1 isbeginprocess(sel)begin ------实现从四个数据中选择一个出来if(sel = "00") thenq<=d0;elsif(sel = "01")thenq<=d1;elsif(sel = "10")thenq<=d2;elsif(sel = "11")thenq<=d3;end if;end process;end rtl;4、七段显示译码器模块library ieee;use ieee.std_logic_1164.all;entity bcd_7dis isport (bcdm: in std_logic_vector(3 downto 0);a,b,c,d,e,f,g : out std_logic);end bcd_7dis;architecture art of bcd_7dis issignal w : std_logic_vector(6 downto 0);beginprocess(bcdm)begina<=w(6);b<=w(5);c<=w(4);d<=w(3);e<=w(2);f<=w(1);g<=w(0);case bcdm is -----实现8421码转化为2进制码的转换when "0000" =>w<="1111110";when "0001" =>w<="0110000";when "0010" =>w<="1101101";when "0011" =>w<="1111001";when "0100" =>w<="0110011";when "0101" =>w<="1011011";when "0110" =>w<="1011111";when "0111" =>w<="1110000";when "1000" =>w<="1111111";when "1001" =>w<="1111011";when "1100" =>w<="0000001";when others =>w<="0000000";end case;end process;end art;5、模4计数器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity mo4 isport(q :out std_logic_vector(1 downto 0);clk :in std_logic);end mo4;architecture rtl of mo4 issignal qcl : std_logic_vector(1 downto 0);beginprocess(clk)begin ----实现模为4的计数if(clk'event and clk = '1')thenif(qcl = "11")thenqcl <= "00";elseqcl <= qcl + '1';end if;end if;q <= qcl;end process;end rtl;6、模8计数器块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count_8 isport( clk:in std_logic;ql :out std_logic_vector(2 downto 0));end count_8;architecture rt1 of count_8 issignal qcl:std_logic_vector(2 downto 0);beginprocess(clk)begin ---- 实现模8的计数if(clk'event and clk='1') thenif (qcl="111") thenqcl<="000";elseqcl<=qcl+'1';end if;end if;ql<=qcl;end process;end rt1;7、3—8译码器块library ieee;use ieee.std_logic_1164.all;entity decode3_8 isport(d :in std_logic_vector(2 downto 0);y :out std_logic_vector(7 downto 0));end decode3_8 ;architecture rt1 of decode3_8 isbeginprocess(d)begincase d is ------实现3对8的译码when "000"=>y<="10000000";when "001"=>y<="01000000";when "010"=>y<="00100000";when "011"=>y<="00010000";when others=>y<="00000000";end case;end process;end rt1;六、各模块仿真结果1、计算器模块2、八位二进制数转化成8421BCD码模块3.、四选一数据选择器模块4、七段显示译码器模块5、模4计数器模块6、模8计数器块7、3—8译码器块8、整体仿真七、管脚锁定及硬件实现1、管脚锁定2、文件下载将文件下载完后在硬件实验箱中进行仿真检查。
数字逻辑课程设计
数字逻辑课程设计一、教学目标本课程的教学目标是使学生掌握数字逻辑的基本知识和技能，培养学生的逻辑思维能力和创新意识，提高学生在计算机科学、电子工程等领域的应用能力。
具体目标如下：1.知识目标：学生能够理解数字逻辑的基本概念、原理和符号表示，掌握逻辑门、逻辑函数、逻辑电路的设计和分析方法。
2.技能目标：学生能够运用数字逻辑知识解决实际问题，具备使用逻辑电路图设计简单数字系统的能力，熟练使用数字逻辑仿真工具进行电路模拟。
3.情感态度价值观目标：学生通过学习数字逻辑，培养对计算机科学和电子工程等领域的兴趣和热情，增强创新意识，提高团队合作能力和口头表达能力。
二、教学内容本课程的教学内容主要包括以下几个部分：1.数字逻辑基本概念：数字逻辑的发展史、数字逻辑电路的基本元素、逻辑门的分类和特点。
2.逻辑函数：逻辑函数的定义、逻辑函数的表示方法、逻辑函数的性质和运算。
3.逻辑电路：逻辑电路的设计方法、逻辑电路的分类、逻辑电路的优化。
4.数字系统：数字系统的组成、数字系统的特点、数字系统的设计方法和步骤。
5.数字逻辑仿真：数字逻辑仿真工具的使用、数字电路的仿真分析。
三、教学方法为了达到本课程的教学目标，将采用以下教学方法：1.讲授法：通过讲解使学生掌握数字逻辑的基本概念和原理。
2.案例分析法：通过分析实际案例，使学生了解数字逻辑在实际应用中的作用。
3.实验法：通过实验操作，培养学生动手能力和实际问题解决能力。
4.讨论法：学生进行课堂讨论，激发学生的创新思维和团队合作能力。
四、教学资源为了支持本课程的教学内容和教学方法，将准备以下教学资源：1.教材：《数字逻辑》教材，为学生提供系统的数字逻辑知识。
2.参考书：提供相关领域的参考书籍，丰富学生的知识体系。
3.多媒体资料：制作课件、教学视频等，生动形象地展示数字逻辑的知识点。
4.实验设备：计算机、逻辑电路仿真器等，为学生提供实践操作的平台。
五、教学评估本课程的教学评估将采用多元化的评价方式，以全面、客观、公正地评估学生的学习成果。
数字逻辑与设计
数字逻辑与设计数字逻辑与设计是计算机科学与工程领域的重要学科，涉及计算机硬件的设计和实现。
在数字逻辑与设计中，我们研究和应用离散逻辑和二进制数系统来开发和优化计算机电路和系统。
1. 引言数字逻辑与设计是计算机科学与工程中的核心学科。
在计算机系统中，数字逻辑和电路扮演着至关重要的角色。
本文将介绍数字逻辑与设计的基本概念和应用，包括数字逻辑的基本原理、逻辑门电路的设计和组合逻辑与时序逻辑的区别。
2. 数字逻辑的基本原理数字逻辑是建立在离散逻辑和二进制数系统的基础上的。
离散逻辑是一种处理离散输入和输出信号的数学方法，而二进制数系统是一种使用两个状态（通常表示为0和1）来表示信息的系统。
数字逻辑的基本原理包括布尔代数、逻辑运算和真值表等概念。
3. 逻辑门电路的设计逻辑门电路是数字逻辑的基本构建模块，用于实现各种逻辑功能。
常见的逻辑门包括与门、或门、非门、异或门等。
逻辑门的设计是通过选择适当的逻辑门类型和连接方式来实现特定的逻辑功能。
设计逻辑门电路时需要考虑门延迟、功耗和面积等因素。
4. 组合逻辑与时序逻辑的区别组合逻辑和时序逻辑是数字逻辑中两种基本的电路类型。
组合逻辑电路的输出仅由当前输入决定，不存储任何状态信息，例如加法器和编码器等。
而时序逻辑电路的输出不仅取决于当前输入，还取决于过去的输入和状态信息，例如触发器和计数器等。
区分组合逻辑和时序逻辑对于正确设计和实现数字电路至关重要。
5. 逻辑设计工具与技术随着计算机科学与工程的不断发展，逻辑设计工具和技术也在不断进步。
计算机辅助设计（CAD）工具如Verilog和VHDL等提供了方便高效的逻辑设计环境。
同时，抽象级别的提升和硬件描述语言的应用使得逻辑设计更加灵活和可靠。
6. 应用案例数字逻辑与设计在计算机科学与工程中的应用领域广泛。
从单个逻辑门到复杂的处理器和芯片设计，数字逻辑为计算机硬件的实现提供了基础。
数字电路和系统在计算机、通信、嵌入式系统等领域都扮演着重要的角色。
数字逻辑设计
数字逻辑设计数字逻辑设计是一门探讨数字系统设计和数字电路实现的学科。
数字逻辑设计是计算机工程师的基础知识之一，它涉及数字电路中的逻辑门、触发器、寄存器以及计数器等组件的设计和实现。
在现代科技高度发达的背景下，数字逻辑设计的重要性日益凸显。
数字逻辑设计的基本原理是利用二进制数制来表达数字信息，通过逻辑门的组合和连接，实现对数字信号的处理和控制。
在数字系统中，逻辑门包括与门、或门、非门、异或门等，它们是数字电路的基本构建模块。
通过逻辑门的组合，可以实现各种逻辑功能，例如加法、减法、乘法、除法等。
数字逻辑设计也包括时序逻辑的设计，如触发器、寄存器、计数器等，它们能够存储和处理数字信号，并实现诸如时序逻辑、状态机等功能。
数字逻辑设计的应用广泛，涵盖了各个领域。
在计算机领域，数字逻辑设计是计算机硬件系统的基础，包括中央处理器、存储器、输入输出接口等的设计和实现。
在通信领域，数字逻辑设计被应用于数字通信系统中，包括调制解调器、编解码器等的设计。
在工业控制领域，数字逻辑设计可以实现自动控制系统，提高生产效率。
在消费电子产品中，数字逻辑设计也被广泛应用，如手机、平板电脑、数码相机等设备，都离不开数字逻辑设计的支持。
在数字逻辑设计中，要注重设计的效率和可靠性。
设计过程中需要考虑系统的性能、功耗、面积等方面的要求，以及系统的稳定性和可靠性。
数字逻辑设计师需要具备扎实的逻辑思维能力和数学功底，熟悉常用的数字逻辑设计工具和技术，能够灵活运用各种逻辑门和触发器设计复杂的数字系统。
总的来说，数字逻辑设计是一门重要的学科，它在现代科技发展中起着关键作用。
掌握数字逻辑设计的基本原理和方法，有助于培养学生的逻辑思维能力和创新能力，为他们未来的学习和工作打下良好的基础。
希望本文能够帮助读者更好地了解数字逻辑设计的基本概念和应用领域。
数字逻辑与数字系统课程设计报告
课程设计报告课程：数字逻辑与数字系统课题：多功能数字电子钟姓名：学号：学院：班级：指导老师：设计日期：一、设计要求1.具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。
2.精度要求为1s。
二、系统功能简介1.计时：正常工作状态下每天按24小时制计时并显示，蜂鸣器无声，逢整点报时。
2.整点报时：蜂鸣器在59分钟的51、53、55、57秒时发出频率为512hz的低音，在59秒时发出1024hz的高音，结束时为整点。
3.显示：要求采用扫描显示方式驱动8个LED数码管显示小时、分、秒、横线。
4.闹钟：闹钟定时时间到，蜂鸣器发出周期1秒的“滴、滴”声，持续时间30秒钟。
5.调时和校时：按动开关mode使计时与闹钟时间显示切换。
按下按动set键进入“小时”定时状态，同时显示小时的两位闪烁，此时如果按下k键，小时进位；然后继续按set键“分钟”的两位闪烁，按下k键，分进位；再按下set键“秒“的两位闪烁，按下k键，秒清零。
闹钟调时方法类似。
三、系统简介1.开发系统：windows xp/982.开发软件：MAX+PIUS II3.开发芯片：EP1K10TC100—3四、主要模块简介此系统由控制器(crt)、计时调时模块(time)、闹钟模块(baoshi)、定时模块(dingshi)、动显模块(dongxian1)和分频模块(fenpin)组成。
数字钟系统总体结构框图：1.控制模块：此模块主要为控制系统整体变换的模块，有f4hz,k,set,reset,mode五个控制时钟输入，f4hz驱动控制模块，mode键是让闹钟显示和计时显示两种状态互相切换的。
当set有效时，小时闪烁，当按下k键时，小时进行校时加1；当继续按下set键时，分闪烁，当按下k键时，分进行校时加1；当继续按下set键时，秒闪烁，当按下k键时，秒清零，继续按下set键，回复正常计时状态。
当按下mode键时，进行计时和闹钟时间切换。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字逻辑系统设计课程设计报告题目智力竞赛抢答器设计学院电子信息工程学院专业电子工程学院学生姓名万海堂班级 A1122学号 11111010202 指导教师盛老师二〇一三年十二月目录摘要： (2)1．EDA技术的发展 (3)一、设计内容及要求 (4)1、设计内容 (4)2、设计要求 (4)二、抢答器设计方案 (5)1、设计方案 (5)三、主要VHDL源程序与系统模块 (5)1. 抢答鉴别电路QDJB的VHDL源程序和模块 (5)2分器电路JFQ的VHDL源程序 (6)3计时器电路JSQ的VHDL源程序 (8)4数码管显示电路的VHDL源程序 (9)5力抢答器在QUARTUS II中所用的引脚分配框图 (11)四、路抢答器总电路图及系统仿真 (11)五、设计技巧分析 (13)心得体会 (14)六、参考文献 (14)摘要：智力抢答器是“快乐学习”这一教育模式的典范，它采用在规一段时间内抢答与必答等方式，在给人们的生活带来乐趣的同时，也使参与与观众在愉悦的气氛中学到一些科学知识与生活知识，因此很受大家的喜欢。
但是，在这类比赛中，对于水先抢答后抢答，在何时抢答，如何计算答题时间等等问题，我们需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。
关键字：FPGA,VHDL,波形图，引脚分配1．EDA技术的发展人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。
现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。
前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。
EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计以及PCB设计。
没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计黄精，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。
未来的EDA技术将在仿真、时序分析、集成电路自动测试、高速印刷版设计及开发操作平台的扩展等方面取得新的突破，向着功能强大、简单易学、使用方便的方向发展。
2. EDA技术的设计优势传统的设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。
在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势。
所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。
智力抢答器设计一、设计内容及要求1、设计内容在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。
同时，还可以设置计分、犯规及奖惩计录等多种功能。
2、设计要求（(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。
(3) 设置计分电路。
(4) 设置犯规电路。
二、抢答器设计方案1、设计方案抢根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
三、主要VHDL源程序与系统模块1. 抢答鉴别电路QDJB的VHDL源程序和模块-QDJB.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY QDJB ISPORT(CLR: IN STD_LOGIC;A, B, C, D: IN STD_LOGIC;A1,B1,C1,D1: OUT STD_LOGIC;STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY QDJB;ARCHITECTURE ART OF QDJB ISCONSTANT W1: STD_LOGIC_VECTOR: ="0001";CONSTANT W2: STD_LOGIC_VECTOR: ="0010";CONSTANT W3: STD_LOGIC_VECTOR: ="0100";CONSTANT W4: STD_LOGIC_VECTOR: ="1000";BEGINPROCESS(CLR,A,B,C,D) ISBEGINIF CLR='1' THEN STATES<="0000";ELSIF (A='1'AND B='0'AND C='0'AND D='0') THENA1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=W1;ELSIF (A='0'AND B='1'AND C='0'AND D='0') THENA1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=W2;ELSIF (A='0'AND B='0'AND C='1'AND D='0') THENA1<='1'; B1<='0'; C1<='1'; D1<='0'; STATES<=W3;ELSIF (A='0'AND B='0'AND C='0'AND D='1') THENA1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=W4;END IF;END PROCESS;END ARCHITECTURE ART;2分器电路JFQ的VHDL源程序计分器电路按一定数制的加减即可，但随着计数数目的增加会变得很复杂。
我们可以将一个大的进制数分解为数个十进制以下，并将计数器级联。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JFQ ISPORT(RST: IN STD_LOGIC;ADD: IN STD_LOGIC;CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0);AA2,AA1,AA0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY JFQ ;ARCHITECTURE ART OF JFQ ISBEGINPROCESS(RST,ADD,CHOS) ISVARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE POINTS_D2,POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF (ADD'EVENT AND ADD='1') THENIF RST='1' THENPOINTS_A2: ="0001"; POINTS_A1: ="0000";POINTS_B2: ="0001"; POINTS_B1: ="0000";POINTS_C2: ="0001"; POINTS_C1: ="0000";POINTS_D2: ="0001"; POINTS_D1: ="0000"; ELSIF CHOS="0001" THENIF POINTS_A1="1001" THENPOINTS_A1: ="0000";IF POINTS_A2="1001" THENPOINTS_A2: ="0000";ELSEPOINTS_A2: =POINTS_A2+'1';END IF;ELSEPOINTS_A1: =POINTS_A1+'1';END IF;ELSIF CHOS="0010" THENIF POINTS_B1="1001" THENPOINTS_B1: ="0000";IF POINTS_B2="1001" THENPOINTS_B2: ="0000";ELSEPOINTS_B2: =POINTS_B2+'1';END IF;ELSEPOINTS_B1: =POINTS_B1+'1';END IF;ELSIF CHOS="0100" THENIF POINTS_C1="1001" THENPOINTS_C1: ="0000";IF POINTS_C2="1001" THENPOINTS_C2: ="0000";ELSEPOINTS_C2: =POINTS_C2+'1';END IF;ELSEPOINTS_C1: =POINTS_C1+'1';END IF;ELSIF CHOS="1000" THENIF POINTS_D1="1001" THENPOINTS_D1: ="0000";IF POINTS_D2="1001" THENPOINTS_D2: ="0000";ELSEPOINTS_D2: =POINTS_D2+'1';END IF;ELSEPOINTS_D1: =POINTS_D1+'1';END IF;END IF;END IF;AA2<=POINTS_A2; AA1<=POINTS_A1; AA0<="0000";BB2<=POINTS_B2; BB1<=POINTS_B1; BB0<="0000";CC2<=POINTS_C2; CC1<=POINTS_C1; CC0<="0000";DD2<=POINTS_D2; DD1<=POINTS_D1; DD0<="0000";END PROCESS;END ARCHITECTURE ART;3计时器电路JSQ的VHDL源程序计时器电路即有计时初始值的预置功能，又有减计数功能。