数字锁相环

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数字锁相环

摘要本设计是在FPGA上设计数字锁相环。

选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLP）模块，数控振荡器（DCO）模块和除Ｎ分频。

最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。

关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。

Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification.Keywords:digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。

位同步数字锁相环的原理与应用

位同步数字锁相环的原理与应用数字锁相环（Digital Phase-Locked Loop，DPLL）是一种用于同步信号的控制系统。

位同步数字锁相环（Bit Synchronous Digital Phase-Locked Loop）是一种特殊类型的数字锁相环，它主要用于数据通信领域中的时钟恢复和数据恢复。

在数字通信中，时钟信号的同步非常重要。

传输过程中，由于信号经过传输介质会受到噪声、衰减等因素的影响，导致时钟信号的相位和频率发生偏移。

为了恢复信号的正确时钟，就需要使用位同步数字锁相环。

位同步数字锁相环的原理基于相位比较器和数字控制环路。

首先，接收到的信号经过采样，然后由相位比较器将采样的信号与本地时钟信号进行相位比较。

相位比较器输出的误差信号经过数字控制环路进行滤波和调整，最后控制本地时钟信号的相位和频率，使其与接收到的信号保持同步。

位同步数字锁相环广泛应用于数字通信领域中的解调器和调制器设计。

在解调器中，位同步数字锁相环用于恢复接收信号的时钟，确保数据的正确接收。

在调制器中，位同步数字锁相环用于生成发送信号的时钟，确保数据的正确发送。

位同步数字锁相环的应用不仅限于数字通信领域。

它还被广泛应用于数字音频设备、数字视频设备以及其他需要对时钟信号进行同步的领域。

在数字音频设备中，位同步数字锁相环用于恢复音频信号的时钟，确保音频数据的正确传输。

在数字视频设备中，位同步数字锁相环用于恢复视频信号的时钟，确保视频数据的正确显示。

位同步数字锁相环的优点在于精度高、稳定性好、抗干扰能力强。

相对于传统的模拟锁相环，位同步数字锁相环具有更高的抗噪声和抗干扰能力。

同时，由于数字控制环路的设计和实现较为灵活，位同步数字锁相环的性能可以根据具体应用需求进行优化。

位同步数字锁相环是一种用于同步信号的控制系统，广泛应用于数字通信、数字音频、数字视频等领域。

它的原理基于相位比较器和数字控制环路，通过比较相位误差来控制本地时钟的相位和频率，使其与接收到的信号保持同步。

数字锁相环基础知识

数字锁相环基础知识数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种广泛应用于通信系统、数字信号处理和时钟同步等领域的数字电路技术。

它通过对输入信号进行数字化处理，实现锁定输入信号的相位和频率，从而实现信号的同步和解调。

数字锁相环的基本原理是将输入信号与本地参考信号进行比较，通过调整本地参考信号的相位和频率，使得输入信号与本地参考信号保持同步。

为了实现这一目标，数字锁相环通常由相位检测器、数字控制环路滤波器、数字控制振荡器和数字控制频率合成器等组成。

相位检测器负责测量输入信号和本地参考信号之间的相位差。

常见的相位检测器有边沿检测器和乘法器相位检测器等。

边沿检测器通过测量输入信号和本地参考信号之间的边沿时间差来计算相位差；乘法器相位检测器通过将输入信号和本地参考信号相乘，得到一个与相位差成正比的输出。

接着，数字控制环路滤波器对相位差进行滤波处理，以获得平滑的控制信号。

常见的数字控制环路滤波器有积分环路滤波器和二阶锁相环滤波器等。

积分环路滤波器通过积分相位差来获得控制信号；二阶锁相环滤波器通过对相位差进行二阶滤波，提高了系统的稳定性和抗干扰能力。

然后，数字控制振荡器根据控制信号调整本地参考信号的相位和频率。

数字控制振荡器通常由数字控制调节器和数字控制振荡器组成。

数字控制调节器根据控制信号调节数字控制振荡器的频率，从而实现对本地参考信号频率的精确控制。

数字控制频率合成器根据数字控制振荡器的输出信号生成输出信号。

数字控制频率合成器通常由数字控制振荡器和数字控制调制器组成。

数字控制振荡器通过输出参考信号的频率来控制数字控制调制器的频率，从而实现对输出信号频率的精确合成。

数字锁相环具有很多优点。

首先，它可以实现高精度的相位和频率锁定，对于要求高精度同步的应用非常有用。

其次，数字锁相环具有较高的稳定性和抗干扰能力，可以有效抑制噪声和干扰信号。

此外，数字锁相环还具有灵活性强、可编程性好等特点，可以根据不同的应用需求进行灵活配置和调整。

《数字锁相环》PPT课件

1所示，它由A/D、数字计算器和D/A三部分组成。
图7-11 数字环路滤波器一般形式
•
3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频
率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字
环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样
时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信
号。
图7-12 数字环路滤波器的模拟实现形式
图7-13 数字压控振荡器的基本组成方案
•
数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有
•
式中T０/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0
•
若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,
输入信号最高工作频率fo应按下式计算:
2 360o fo 7.5o
N
fc
fo
7.5o 360o
fc
7.5o 360o
350
7.29MHz
第2节位同步数字环实例
•
上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提
•
二、环路位同步原理
•
图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉
很大影响。
图7-1 数字锁相环一般组成
•
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双稳态触发器作数字鉴相器，
其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉
冲状态变化之间间隔就反映着两信号之间相位误差。

数字锁相环原理

数字锁相环原理数字锁相环（Digital Phase-Locked Loop，简称数字PLL）是一种广泛应用于通信、控制系统中的数字信号处理器。

它可以实现信号的频率和相位同步，对于数字通信系统中的时钟恢复、频率合成、信号解调等功能起着至关重要的作用。

本文将介绍数字锁相环的基本原理及其在通信系统中的应用。

数字锁相环由相位比较器、数字控制振荡器（DCO）、数字滤波器和锁定检测器组成。

其中，相位比较器用于比较输入信号和反馈信号的相位差，产生一个误差信号；数字控制振荡器根据误差信号调整输出频率；数字滤波器用于滤除噪声和抖动；锁定检测器用于检测数字锁相环是否已经锁定。

数字锁相环的工作原理可以简单描述为，首先，输入信号经过频率除法器和相位频率检测器，产生一个误差信号；然后，误差信号经过数字滤波器滤除噪声，再经过数字控制振荡器产生输出信号；最后，输出信号经过反馈回到相位比较器，形成闭环控制。

在闭环控制下，数字锁相环可以实现输入信号和输出信号的频率和相位同步。

数字锁相环在通信系统中有着广泛的应用。

在数字调制解调中，数字锁相环可以实现信号的时钟恢复和频率合成，保证接收端对发送端信号的准确解调；在频率合成器中，数字锁相环可以实现高稳定性的频率合成，满足通信系统对频率精度的要求；在通信系统中，数字锁相环还可以用于时钟同步和信号重构等功能。

总之，数字锁相环作为一种重要的数字信号处理器，在通信系统中有着广泛的应用。

它通过闭环控制实现输入信号和输出信号的频率和相位同步，保证了通信系统的稳定性和可靠性。

随着通信技术的不断发展，数字锁相环的应用范围将会更加广泛，对于提高通信系统的性能起着至关重要的作用。

通过本文的介绍，相信读者对数字锁相环的原理及其在通信系统中的应用有了更深入的了解。

数字锁相环作为一种重要的数字信号处理器，其原理简单而又实用，对于提高通信系统的性能有着重要的意义。

希望本文能对读者有所帮助，谢谢阅读！。

第7章数字锁相环

2. 奈奎斯特型数字锁相环(NR—DPLL)在输入信号进入数字鉴相器之前，先以奈奎斯特速率(固定速率的时钟脉冲)进行抽样，然后再与本地受控时钟信号进行数字相乘，产生数字式相位误差。
《锁相技术》
第7章数字锁相环
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受控时钟脉冲对输入信号的过零点抽样，非零的实际抽样值大小就反映着相位误差，用该相位误差来调节本地时钟信号的相位。
2 (rad )
(7-2)
N
《锁相技术》
第7章数字锁相环
所以N是表示2π弧度内相位受控变化大小的一个量, 也叫做模2π内状态数。这就是说,数字压控振荡器输出脉冲的瞬时相位θo(k),在2π弧度内只能以Δ或其倍数离散地变化。显然,在这里To/N=Tc,Tc为信号钟的周期。因此有
N To Tc
《锁相技术》
第7章数字锁相环《锁相技术》
第7章数字锁相环
由于鉴相器输出是二值脉冲,常后接一种序列滤波器来平滑其中的起伏,消除噪声起伏造成的环路误动作比较方便。有两种形式序列滤波器,一种叫“N先于M” 滤波器。如图7-9所示;另一种叫“随机徘徊”滤波器, 如图7-10所示。
《锁相技术》
第7章数字锁相环
第7章数字锁相环
(3) 过零取样鉴相器。这种鉴相器有两种形式，一种是正过零点取样，如图7-5所示。这种正过零点取样鉴相器是所有数字鉴相器中最简单的,而且易于实现。另一种则在正负过零点都取样，如图7-6所示。
《锁相技术》
第7章数字锁相环
图7-4 用于FM解调的NR-DPLL组成方案《锁相技术》
《锁相技术》
第7章数字锁相环
《锁相技术》
图7-7 简单二元鉴相器

数字锁相环的工作原理

数字锁相环的工作原理数字锁相环啊，可是个超有趣又很有技术含量的东西呢。

数字锁相环主要由鉴相器、环路滤波器和数控振荡器这几个部分组成。

鉴相器啊，它的作用可大了。

它是用来比较输入信号和数控振荡器输出信号的相位差的。

你想啊，就好像是在给两个小伙伴做比较，看看他们在相位这个方面到底有多少不一样的地方呢。

当输入信号和数控振荡器的输出信号进来之后啊，鉴相器就会根据它们的相位关系产生一个误差信号。

这个误差信号可就像是一个小提示，告诉整个系统啊，这两个信号在相位上有点偏差了呢。

接着就是环路滤波器啦。

环路滤波器拿到鉴相器给出的误差信号后啊，就开始对这个信号进行处理。

它可不是简单地把这个信号直接传递下去哦，而是会按照一定的规则对这个信号进行滤波啊。

这就好比是把一些不需要的杂质给去掉，只留下对调整有用的信息。

经过环路滤波器处理后的信号就变得更加纯净、更加适合用来做后续的操作啦。

最后就是数控振荡器啦。

数控振荡器在收到环路滤波器处理后的信号之后啊，就会根据这个信号来调整自己的输出频率和相位呢。

它就像是一个很听话的小助手，根据得到的指令来改变自己的输出，目的就是要让自己输出的信号和输入信号在相位上尽可能地接近。

这样不断地调整、比较、再调整的过程啊，就使得整个数字锁相环能够稳定地工作啦。

在整个数字锁相环的工作过程中啊，这几个部分相互配合、相互影响。

鉴相器不停地检测相位差，环路滤波器不断地优化误差信号，数控振荡器持续地调整输出，这样的一个循环往复的过程啊，就使得数字锁相环能够实现对输入信号的相位锁定。

比如说在通信系统中啊，数字锁相环就可以用来从接收到的信号中提取时钟信号。

这多厉害呀，它就像是一个精准的小工匠，能够在众多的信号当中找到自己想要的时钟信号，为通信系统的正常运行提供了很大的保障呢。

而且啊，数字锁相环在很多其他的领域也有广泛的应用，像在雷达系统中可以用来进行信号的处理和跟踪，在音频处理中也能够起到稳定频率等重要的作用。

pll数字锁相环原理

1引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。

传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。

随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。

所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。

与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。

全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。

在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。

随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。

本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。

2全数字锁相环的体系结构和工作原理74XX297是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。

ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。

K变模计数器和脉冲加减电路的时钟分别为M fc和2Nfc。

这里fc是环路中心频率，一般情况下M和N都是2的整数幂。

2.1鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。

异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。

数字锁相环原理应用

数字锁相环原理及应用.全数字锁相环结构及原理数字锁相环的结构数字锁相环的一般组成如下图1所示，由数字鉴相器(DPD, Digital Phase Detector) ＞数字环路滤波器(DLF, Digital Loop Filter) ＞数字压控振荡器(DCO, Digital Control Oscillator)三部分组成。

图1 数字锁相环路的基本结构(1)数字环路鉴相器(DPD)数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。

它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前一滞后型数字鉴相器和奈奎斯特速率取样鉴相器。

(2)数字环路滤波器(DLF)数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。

数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。

引入数字环路滤波器和模拟锁相环路引入环路滤波器的U的一样，是作为校正网络引入环路的。

因此，合理的设讣数字环路滤波器和选取合适的数字滤波器结构就能使 DPLL满足预定的系统性能要求。

(3)数字压控振荡器(DCO)数控振荡器，乂称为数字钟。

它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器(VCO)。

但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。

其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。

全数字锁相环工作原理全数字锁相环的基本工作过程如下：(1)设输入信号Ui(t)和本振信号(数字压控振荡器输出信号)uo(t)分别是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压ud(t)。

(2)数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压uc(t) 加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电圧的变化而变化。

数字锁相环原理

数字锁相环原理数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种常见的数字信号处理技术，广泛应用于通信、雷达、导航、测量等领域。

它通过对输入信号进行频率和相位的跟踪和控制，实现信号的精确同步和解调。

本文将介绍数字锁相环的基本原理及其工作过程。

数字锁相环由相位比较器、数字控制振荡器（NCO）、低通滤波器和反馈控制电路等组成。

其工作原理可以简单描述为，首先，输入信号与NCO产生的参考信号经相位比较器比较，得到相位误差信号；然后，相位误差信号经过低通滤波器滤波处理，得到控制电压；最后，控制电压作用于NCO，调整其输出频率和相位，使得输入信号与参考信号同步。

整个过程不断迭代，直至达到稳定状态。

在数字锁相环中，相位比较器起着关键作用。

它能够准确比较输入信号和参考信号的相位差，并将其转换为数字形式的相位误差信号。

常见的相位比较器有边沿比较器、恒定增益比较器等，它们在不同应用场景下具有各自的优势和特点。

另外，NCO也是数字锁相环中的核心部件之一。

它能够根据控制电压实时调整输出信号的频率和相位，实现对输入信号的精确跟踪和同步。

NCO通常由相位累加器、频率控制器和相位控制器组成，通过对这些部件的协同工作，实现对输出信号的高精度控制。

低通滤波器在数字锁相环中也扮演着重要角色。

它能够滤除控制电压中的高频噪声，使得NCO的调节过程更加平稳和稳定。

低通滤波器的设计与参数选择对数字锁相环的性能影响巨大，需要根据具体应用需求进行合理设计和优化。

最后，反馈控制电路用于将经过滤波处理的控制电压反馈给NCO，实现闭环控制。

它能够实时监测和调节NCO的输出，保证数字锁相环在动态和静态条件下都能够稳定工作。

反馈控制电路的设计和调试是数字锁相环工程实践中的重要环节，直接关系到系统性能和稳定性。

综上所述，数字锁相环作为一种重要的数字信号处理技术，在现代通信和控制系统中发挥着不可替代的作用。

通过对其基本原理和工作过程的深入理解，可以更好地应用和优化数字锁相环，为工程实践提供有力支持。

模拟锁相环法和数字锁相环法。

模拟锁相环和数字锁相环区别
模拟锁相环和数字锁相环的主要区别在于它们的控制方式不同。

模拟锁相环是通过模拟电路来控制频率和相位，而数字锁相环是通过数字信号处理技术来控制频率和相位。

此外，模拟锁相环的精度较低，而数字锁相环的精度较高。

锁相环是一种反馈控制电路，作用是实现设备外部的输入信号与内部的振荡信号同步。

目前锁相环应用广泛，比如：在通信中应用于调制解调自动频率微调等系统；在雷达中应用于天线自动跟踪与精密辅角偏转测量等系统；在空间技术中主要应用于测速定轨、测距与遥测数据获取等系统；在电视机中应用于电视机同步、门限扩展解调的同步检波。

传统的模拟锁相环有较短的锁定时间，可以保证参考时钟源和输出时钟的稳态相差。

但其中心频点受VCO的限制而范围较小，环路带宽较宽；当参考源出现瞬断或者参考时钟源切换时，VCO输出时钟频率会出现较大的相位瞬变。

全数字锁相环（DPLL）与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，并且应用在数字系统中时，不需A/D及D/A转换。

模拟锁相环的工作原理
模拟锁相环的工作原理是，它将一个输入信号的频率和相位转换成另一个输出信号的频率和相位，从而实现频率和相位的控制。

它的工作原理是，当输入信号的频率和相位发生变化时，控制器会根据变化的频率和相位来调整调制器的频率和相位，从而使输出信号的频率和相位保持稳定。

模拟锁相环是用于检测和跟踪输入信号的频率和相位，并将其转换为一个稳定的输出信号。

它可以用来改变输入信号的频率，以达到某种特定的目的，如抗扰、调制、解调等。

数字锁相环

目录摘要： (1)0.前言： (1)1.数字锁相环的发展背景及工作原理 (2)1.1数字锁相环的发展背景 (2)1.2数字锁相环基本结构及工作原理 (4)2.硬件描述语言 (5)2.1硬件描述语言的背景 (5)2.2硬件描述语言的特点 (6)2.3硬件描述语言的流程 (6)3.数字鉴相器 (6)3.1数字鉴相器的工作原理 (6)3.2异或门鉴相器VHDL程序 (9)3.3仿真波形如下 (9)4.数子环路滤波器 (10)4.1数字滤波器的分类 (10)4.2数字环路滤波器的工作原理 (10)4.3其VHDL语言如下 (11)4.4其仿真波形如下 (13)5.数字振荡器 (13)6.除N分频计数器 (14)7.总结 (15).参考文献 (15).附录 (16)数字锁相环摘要本设计是在FPGA上设计数字锁相环。

最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。

关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。

Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification. Keywords: digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。

全数字锁相环设计研究

一、引言数字锁相环(DPLL)是一种相位反馈控制系统。

DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。

本文采用超前-滞后型数字锁相环(LL－DPLL)的设计方案，在LL－DPLL中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。

这样设计出来的DPLL 具有结构简洁明快，参数调节方便，工作稳定可靠的优点。

二、数字锁相环的分类1.过零型数字锁相环路这种数字锁相环路采用过零采样数字鉴相器，即本地估算信号在输入信号的过零点上采样后进行A/D变换，得到数字相位误差信号输出。

2.触发器型数字锁相环路这类全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。

其特点是利用输入信号和本地估算信号的正向过零点对触发器进行触发，在触发器的置“ 0”和置“ 1” 的时间间隔内，得到相位误差信号。

置“ 0”和置“ 1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。

3.超前-滞后型数字锁相环路这种数字锁相环路采用的鉴相器是超前-滞后型数字鉴相器。

超前-滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。

因此，这种鉴相器的相位误差输出只有超前或滞后两种状态。

然后将误差相位的超前或滞后信息送到序列滤波器，产生对DCO的“ 加” 或“ 扣” 脉冲控制指令去改变DCO的时钟周期，使本地估算信号的相位输入信号相位靠拢。

4.奈奎斯特速率采样型数字锁相环路在这种数字锁相环路中，对输入信号的采样按照奈奎斯特速率进行。

也就是说，对输入信号进行A/D变换的采样频率必须按照奈奎斯特速率进行，以使输入信号能够依据奈奎斯特取样定理再现。

A/D变换后的输入信号与本地估算信号进行数字相乘，得到需要的相位误差数字信号，以完成鉴相功能。

三、系统设计本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器，用硬件描述语言Verilog来编程，用Altera公司的开发平台QUARTUSⅡ6.0来仿真，最后下载到StratixⅡ系列的EP2S60器件中进行验证。

11.数字锁相环

实验十一数字锁相环
Байду номын сангаас
3.实验中可能遇到的问题
(1)数字锁相环的概念 (2)数字锁相环电路的调试步骤和方法
4.难点
数字锁相环的性能分析
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实验十一数字锁相环
实验十一数字锁相环 (3)若Xi的频率和Xl的固有频率之比为n：m （n，m为正整数），数字锁相环能否正常工作？此时系统的正常工作频率范围和相位跟踪误差与n和m的关系如何？
5.思考题
(1)数字锁相环输出信号Xl的工作频率的提高会受到哪些因素的影响？ (2)实验电路中，用一级D触发器组成鉴相器，两个输入端口的信号能否互换？如要互换，电路要做哪些修改？
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实验十一数字锁相环
实验十一数字锁相环
⒈实验目的
(1)了解数字锁相环的组成及工作原理。 (2)掌握一种典型数字锁相环的实现方法。 (3)分析与测量数字锁相环的频率锁定范围及相位跟踪误差。
2.实验内容
(1)试验原理 (a)基本的锁相系统是一个反馈系统，它是由相位比较器（鉴相器）、低通滤波器（环路滤波器）和电压控制振荡器组成。 (b)数字锁相环
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2
实验十一数字锁相环
实验十一数字锁相环 (2)将分频比设为256，信号发生器输出为0～5V的方波，频率为4.434MHz/256 = 17320Hz。监测数字锁相环的参考信号Xi 和输出信号Xl。微调Xi频率，观察Xl和 Xi是否锁相。测量该数字锁相环正常工作频率范围fH和fL，并与理论值相比较。
2
6 5 4 3
11 12 13 14
11 12 13 14
QD QC QB QA
2 U2A