VHDL硬件描述语言

9
b. 类型参数说明 必须放在端口说明前面，用于指定参数。 c. 端口说明格式 PORT（ 端口名{，端口名}: 方向 端口名{，端口名}: 方向 数据类型名； 数据类型名）；
其中， 方向—— IN OUT INOUT BUFFER LINKAGE 输入 输出 双向 输出 不指定方向
注意： * OUT 结构选体中不能再用； * BUFFER 结构选体中能再用。
5
二、VHDL程序的基本结构
* 一个完整的VHDL语言程序通常包含： 实体、 结构体、库、包集合和配置五个部分 a. 实体（Entity） ——用于描述所设计系统或单元的外部接口信号； b. 结构体（Architecture） —— 用于描述所设计系统或单元内部的结构和行为。
6
c. 库（Librrary） —— 用于存放已经编译的实体、结构体、包集合和配置。 库可由用户生成或由ASIC芯片制造商提供，以便于 在设计中为大家所共享； d. 包集合（Package） —— 用于存放各设计模块都能共享的数据类型、常数和子 程序等； e. 配置（Configuration） —— 用于从库中选取所需单元来组成系统设计的不同版本； 这个部分有时可以没有。
实体
结构体
a b
&
y
16
3．库
—— 库(Library)是经编译后的数据的集合，它存放包 集合定义、实体定义、结构体定义和配置定义。 a. 在VHDL语言中，库的说明总是放在设计单元的最前面， 书写格式为： LIBRARY 库名 ； 注意：
- 在设计时可以直接使用库中的数据。 - 设计者可以共享已经编译过的设计结果。 - 库和库之间是独立的，不能互相嵌套。
12
i 结构描述： 描述该设计单元的硬件结构。主要用配置指定语句及元 件例化语句描述元件的类型及元件的互连关系。 ii 行为描述： 描述该设计单元的功能，主要用函数，过程和进程语句， 以算法形式描述数据的变换和传送。 iii 数据流方式/RTL描述： 以类似于寄存器传输级（RTL）的方式描述数据的传输 和变换，主要用并行信号赋值语句，显式表示该设计单 元的行为， 隐式表示了该设计单元的结构。
28
2．VHDLபைடு நூலகம்言的数据类型
a. 标准数据类别——10种
例： VARIABLE x，y：INTEGER； VARIABLE count：INTEGER RANGE O TO 255： =10;
注： - 在程序中，变量值的代入采用 “ ：= ” 代入符； - 变量在赋值时不能附加延时。 例：tmp3：=tmp1 + tmp2 After 10ns ；
26
c. 信号——电路内部硬件连接的抽象 格式： SIGNAL 信号名：数据类型 约束条件：=表达式； 例： SIGNAL sys_clk：BIT：= ‘0’； SIGNAL ground：BIT：= ‘0’； 注：- 在程序中，信号值的代入采用 “ <= ” 代入符； - 代入时可加延时。 例：S1 <= S2 AFTER 10 ns； d. 三类客体的含义和说明场合
类 常 变 信 别 数 量 号 含 义 说 明 场 合 下面两种场合下均可存在 Process，Function，Procedure Architecture，Package，Entity
27
常量说明全局量 变量说明局部量 信号说明全局量
注：客体说明一般都在‘BEGIN’前进行。
e. 信号与变量不同 - 分配给信号的值须经过一段时间延迟后才能成为当前值； 分配给变量的值则立即成为当前值。 - 信号与硬件中的“连接”对应； 变量在硬件中没有直接的对应物。 - 变量值只在进程和子程序中使用，它无法传递进程之外； 但信号值可以。 - 信号值的代入采用“<=”代入符； 变量赋值时用“：=”符。 - 一般来说，变量的值可以传递给信号， 但信号的值却不能传递给变量。
22
例如：要设计一个二输入四输出的译码器。 * 一种结构中基本元件采用：反相器和三输入与门 *另一种结构中基本元件采用：与非门
在仿真时，可利用配置语句实现对两种不同结构体 的选择。
23
三、VHDL语言的数据类型和运算符
1．VHDL语言的客体及其分类
客体——凡可以赋予一个值的对象。 * 客体有三类： 常数（Constant）、信号（Signal）和变量（Variable） a. 常数——一个固定的值 格式： CONSTANT 常量名：数据类型：= 表达式； 例： CONSTANT Vcc：REAL：= 5.0； CONSTANT DALY：TIME：= 100 ns；
4
5．VHDL中标识符的命令规则 a. 一个VHDL标识符是一串不含空格的字符。 b. 串中的每一个字符是一个字母（“a”~“z”,“A”~“Z”）、 数字（“0”~“9”）或下划线（“-”）。 c. 串中第一个字符必须是字母。 d. 串中不能含有相邻的下划线，最后一个字符不能是下划线。 e. 不分大小写，但用单引号括字符常数，双引号括字符时， 有大小区别。 f. VHDL中保留字，如BEGIN、END、ENTITY等，有固定 含义，不能用于命名实体、信号或其它的用户定义项。 g. 注释号“——”。
18
- 库说明作用范围 * 一个实体说明开始到它所属的结构体、配置为止。 * 当一个源程序中出现两个以上的实体时，两条作为使 用库的说明语句应在每个实体说明语句前重复书写。
19
4．包集合
—— 用于罗列VHDL语言中所要用到的信号、常数、 数据类型、元件语句、函数和过程等定义，
注：是一个可编译的设计单元，也是库结构中的一 个层次。像C语言中include语句一样。
7
例. 用VHDL描述一个二输入与非门
库 包集合 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY nand2 IS GENERIC （m：TIME：= 1ns）；—— m=1ns PORT（a，b：IN STD_LOGIC ； y：OUT STD_LOGIC）； END nand2； ARCHITECTURE behavior OF nand2 IS SIGNAL x ： STD_LOGIC ； BEGIN x<=a NAND b ； y<=x AFTER m ； END behavior ；
17
b. 库的种类： 当前在VHDL语言中存在的库大致可以归纳为5种：
IEEE库、STD库、ASIC矢量库、用户定义库和WORK库。
c. 库的使用
表明使用什么库。
LIBRARY 库名； LIBRARY 库名； USE LIBRARY_name.package_ ； USE LIBRARY_name.package_ ； 使用库中哪一个包集合 例如： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL;
注：这是一个可选项，可以只由包集标题构成。
21
5．配置
—— 用于描述层之间连接关系，及实体与结构体之间 的连接关系。 a. 配置语句的基本书写格式如下： CONFIGURATION 配置名 OF 实体名 IS [语句说明] ； END 配置名 ； b. 设计者可以利用这种配置语句来选择不同的结构体， 使其与要设计的实体相对应。在仿真时，很实用。
3
3．VHDL 的特点 a．设计技术齐全、方便灵活、支持广泛
在整个数字系统集成电路设计流程的各环节均可使用。
b. 系统硬件描述能力强
可对数学系统的多层次进行描述。
c. VHDL语言可以与工艺无关编程。 d. VHDL语言标准、规范，易于共享和复用， 已是一种 IEEE的工业标准。 4．其它常用的硬件描述语言还有Verilog HDL、UDL/I等。
第三章 VHDL硬件描述语言
1
本章课程安排
一、VHDL硬件描述语言概述与特点 二、VHDL程序的基本结构 三、VHDL语言的数据类型和运算符 四、VHDL的主要描述语句——并发描述语句 五、VHDL的主要描述语句——顺序描述语句 六、结构体的描述方式
2
一、VHDL硬件描述语言概述与特点
1．VHDL（Very High Speed Integrated Circuit Hardware Description Language） ——是美国国防部在80年代开发的用于大规模集成电路 设计的一种硬件描述语言。 2．1987.12由IEEE标准化，为IEEE sdt 1076- 1987标准， 1993年被修订，为ANSI/IEEE sdt 1076-1993标准。
10
数据类型名——VHDL有10种， 数据类型名——VHDL有10种， * 可用 BIT——“0”、“1” BIT_VECTOR——一组二进制位的值，
例如 PORT（out：OUT BIT_VECTOR（7 DOWNTO 0））
* 当在ENTITY上边加入 LIBRARY IEEE； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_1164.ALL； 可用STD_LOGIC 代替BIT，
a. 使用包集合时可以用USE 语句说明。 USE LIBRARY_name.package_ ； b. 包集合的结构 一个包集合由两大部分组成： 包集合标题（Header）、包集合体（Package Body）。
20
- 包集合标题列出所有项的名称，格式为： PACKAGE 包集合名 IS [说明语句] ； END 包集合名 ； - 包集合体具体给出各项的细节，格式为： PACKAGE BODY 包集合名 IS [说明语句] ； END BODY ；
STD_LOGIC_VECTOR代替BIT_VECTOR。
11
2. 结构体
—— 用于描述系统内部的结构和行为。
注：一个单元电路只有一个实体，而结构体的个数不限， 要跟在实体的后面，并可通过配置来选择。