VHDL试题
VHDL选择题
VHDL选择题VHDL选择题1.题目：嵌套的IF语句，其综合结果可实现__ D 。
A:条件相与的逻辑；B:条件相或的逻辑；C:条件相异或的逻辑；D:三态控制电路2.题目：在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面哪个赋值语句是错误的 DA:idata <= “00001111”;B:idata <= b”0000_1111”;C:idata <= X”AB”；D: idata <= B”26”;3.题目：在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A:if clk’event and clk = ‘1’ then；B:if falling_edge(clk) thenC:if clk’event and clk =‘0’then；D:if clk’stable and not clk =‘1’then4.题目：下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是不正确的__C__。
A:原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B:原理图输入设计方法一般是一种自底向上的设计方法；C:原理图输入设计方法无法对电路进行功能描述；D:原理图输入设计方法也可进行层次化设计。
5.题目：在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。
A:idata := 32; B:idata <= 16#A0#; C:idata <= 16#7#E1; D:idata := B#1010#;6.题目：FPGA的可编程是主要基于什么结构： AA:查找表（LUT）； B:与阵列可编程； C:或阵列可编程； D:与或阵列可编程；7.题目：CPLD的可编程是主要基于什么结构： BA:查找表（LUT）； B:与或阵列可编程； C:PAL可编程； D:ROM 可编程；8.题目：在VHDL语言中，下列对时钟边沿检测描述中，错误的是_ C___。
VHDL试题
VHDL试题⼀. 选择填空(每题4分，共40分)1..MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。
2．EDA的设计输⼊主要包括（原理图输⼊）、状态图输⼊、波形图输⼊和HDL ⽂本输⼊。
3. 当前最流⾏的并成为IEEE标准的硬件描述语⾔包括具VHDL 和 Verilog 。
4. 常⽤EDA⼯具⼤致可分为设计输⼊编辑器、HDL综合器、仿真器、适配器和下载器 5个模块。
5. CPLD结构特点为以乘积项结构⽅式构成逻辑⾏为；FPGA结构特点为以查表法结构⽅式构成逻辑⾏为。
7. VHDL中最常⽤的库是 IEEE 标准库，最常⽤的程序包是 STD-LOGIC-1164 程序包。
常⽤的四种库是IEEE库、STD库、WORK库及VITAL库。
IEEE库是VHDL设计中最常⽤的库，它包含有IEEE标准的程序包和其他⼀些⽀持⼯业标准的程序包。
8. VHDL程序的基本结构9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL⽂本输⼊→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
10. 源⽂件保存时，建议⽂件名尽可能与该程序的实体名保持⼀致。
11. 资源优化可以分为资源共享，逻辑优化、串⾏化。
速度优化分为流⽔线设计,寄存器配平和关键路径法。
12. 三类数据对象：变量、常量和信号。
13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组，则这两个数组的尺⼨，即位宽要相等。
在⼀个表达式中有两个以上的算符时，需要使⽤括号将这些运算分组。
如果⼀串运算中的算符相同，且是AND、OR、XOR这三个算符中的⼀种，则不需要使⽤括号。
14. 时序电路产⽣的条件：利⽤不完整的条件语句的描述。
15. 结构体中的可综合的并⾏语句主要有七种：并⾏信号赋值、进程、块语句、条件信号语句、元件例化语句、⽣成语句和并⾏过程调⽤语句。
VHDL复习题
一、选择题( A )1．一个项目的输入输出端口是定义在：A. 实体中B. 结构体中C. 任何位置D. 进程体( B)2．描述项目具有逻辑功能的是：A. 实体B. 结构体C. 配置D. 进程( A )3．关键字ARCHITECTURE定义的是：A. 结构体B. 进程C. 实体D. 配置( D )4．VHDL语言中变量定义的位置是：A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置( D )5．VHDL语言中信号定义的位置是：A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置( B )6．变量是局部量可以写在：A. 实体中B. 进程中C. 线粒体D. 种子体中( A )7．变量和信号的描述正确的是：A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别( B )8. 变量和信号的描述正确的是：A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别( )9．对于信号和变量的说法，哪一个是不正确的：A. 信号用于作为进程中局部数据存储单元B. 变量的赋值是立即完成的C. 信号在整个结构体内的任何地方都能适用D. 变量和信号的赋值符号不一样( A )10．下列关于变量的说法正确的是：A.变量是一个局部量，它只能在进程和子程序中使用B.B. 变量的赋值不是立即发生的，它需要有一个δ延时C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量D. 变量赋值的一般表达式为：目标变量名<= 表达式( C )11．可以不必声明而直接引用的数据类型是：A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的( C )12．STD_LOGIG_1164中定义高阻的字符是：A. XB. xC. zD. Z( A )13．STD_LOGIG_1164中字符H定义的是：A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值( B )14．使用STD_LOGIG_1164中的数据类型时：A. 可以直接调用B. 必须在库和包集合中声明C. 必须在实体中声明D. 必须在结构体中声明( B )15．关于转化函数说法正确的是：A. 任何数据类型都可以通过转化函数相互转化B. 只有特定类型的数据类型可以转化C. 任何数据类型都不能转化D. 前面说法都是错误的( C )16．VHDL运算符优先级说法正确的是：A. 逻辑运算的优先级最高B. 关系运算的优先级最高C. 逻辑运算的优先级最低D. 关系运算的优先级最低( D )17．VHDL运算符优先级说法正确的是：A. NOT的优先级最高B. AND和NOT属于同一个优先级C. NOT的优先级最低D. 前面的说法都是错误的( D )18．VHDL运算符优先级说法正确的是：A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级( B )19．如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是：A. 0B. 1C. 2D. 不确定( B )20．正确给变量X赋值的语句是：A. X<=A+B;B. X:=A+b;C. X=A+B;D. 前面的都不正确( )21．VHDL文本编辑中编译时出现如下的报错信息，其错误原因是：Error: VHDL syntax error: choice value length must match selector expression value lengthA. 表达式宽度不匹配B. 错将设计文件存入了根目录，并将其设定成工程C. 设计文件的文件名与实体名不一致D. 程序中缺少关键词( D )22．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if clk’stable and not clk = ‘1’ then( D )23．在VHDL中，可以用以下哪条语句表示检测clock下降沿：A. clock’ eventB. clock’ event and clock=’1’(上升沿)C. clock=’0’D. clock’ event and clock=’0’( D )24．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A. IEEE库B. VITAL库C. STD库D. WORK工作库( A )25．VHDL常用的库是：A. IEEEB. STDC. WORKD. PACKAGE( B )26．下列语句中，不属于并行语句的是：A. 进程语句B. CASE语句C. 元件例化语句D. WHEN…ELSE…语句( D )27．下面哪一个可以用作VHDL中的合法的实体名：A. ORB. V ARIABLEC. SIGNALD. OUT1( B )28．下列关于CASE语句的说法不正确的是：A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内B. CASE语句中必须要有WHEN OTHERS=>NULLC. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现D. CASE语句执行必须选中，且只能选中所列条件语句中的一条( D )29．VHDL中,为目标变量赋值符号是：A. =:B. =C. <=D. :=( B )30．VHDL语言是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述：A. 器件外部特性B. 器件的内部功能C. 器件的综合约束D. 器件外部特性与内部功能。
VHDL参考试题
一、选择题（共10分，每题2分）1．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面赋值语句错误的是__ ___。
A. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata <= X”AB”;D. idata <= B”21”;2．在VHDL语言中，下列对时钟边沿检测描述中，错误的是__ ___。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if clk’stable and not clk = ‘1’ then3．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_____A. ROMB. CPLDC. FPGAD.GAL4．状态机编码方式中，其中一位热码编码占用触发器较多，但其实现比较适合_____的应用。
A. FPGAB. CPLDC. PALD.GAL5．进程中的信号赋值语句，其信号更新是_______。
a)按顺序完成；b)比变量更快完成；c)在进程的最后完成；d)都不对。
二、EDA名词解释（共10分，每题2分）1.ASIC2.FPGA3.VHDL4.EDA5.SOC三、程序补充题（共10分，每空1分）下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。
LIBRARY __________ ;USE IEEE._____________________.ALL;ENTITY coder ISPORT ( din : IN STD_LOGIC_VECTOR(____________________);output : __________ STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF _____________ ISSIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (___________)BEGINIF (din(9)='0') THEN SIN <= "1001" ;__________________ THEN SIN <= "1000" ;ELSIF (din(7)='0') THEN SIN <= "0111" ;ELSIF (din(6)='0') THEN SIN <= "0110" ;ELSIF (din(5)='0') THEN SIN <= "0101" ;ELSIF (din(4)='0') THEN SIN <= "0100" ;ELSIF (din(3)='0') THEN SIN <= "0011" ;ELSIF (din(2)='0') THEN SIN <= "0010" ;ELSIF (din(1)='0') THEN SIN <= "0001" ;ELSE _______________ ;________________END PROCESS ；_______________；END behav;四、程序改错题（共15分）仔细阅读下列程序，改正程序中的错误并说明该程序的功能。
vhdl期末考试复习题大全
VHDL 复习一．问答题一．问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？赋值符号分别是什么？两种赋值符号有什么区别？l 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。
信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。
语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。
l 信号赋值符号为“<=”变量赋值用变量赋值用““:=”。
信号赋值符号用于信号赋值动作，信号赋值符号用于信号赋值动作，不立不立即生效。
变量，赋值符号用于变量赋值动作，立即生效。
即生效。
变量，赋值符号用于变量赋值动作，立即生效。
2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？l 进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以“，”号分隔。
当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。
件发生，进程再次被激活，如此循环往复。
3什么是库、程序包、子程序、过程调用和函数调用？什么是库、程序包、子程序、过程调用和函数调用？l 库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、调用。
子程序由过程和函数组成。
在子程序调用过程中，过程能返回多个变量，多个变量，函数只能返回一个变量。
函数只能返回一个变量。
函数只能返回一个变量。
若子程序调用的是一个过程，若子程序调用的是一个过程，若子程序调用的是一个过程，就称为过程调用，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。
过程调用、函数调用都是子程序调用。
VHDL程序练习题(含答案)
VHDL程序填空题(一) 在下面横线上填上合适的VHDL关键词，完成2选1多路选择器的设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;1 MUX21 ISPORT(SEL:IN STD_LOGIC;A,B:IN STD_LOGIC;Q: OUT STD_LOGIC );END MUX21;2 BHV OF MUX21 ISBEGINQ<=A WHEN SEL=’1’ EL SE B;END BHV;(二) 在下面横线上填上合适的语句，完成BCD-7段LED显示译码器的设计。
LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BCD_7SEG ISPORT( BCD_LED : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LEDSEG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END BCD_7SEG;ARCHITECTURE BEHAVIOR OF BCD_7SEG ISBEGINPROCESS(BCD_LED)3IF BCD_LED="0000" THEN LEDSEG<="0111111";ELSIF BCD_LED="0001" THEN LEDSEG<="0000110";ELSIF BCD_LED="0010" THEN LEDSEG<= 4 ;ELSIF BCD_LED="0011" THEN LEDSEG<="1001111";ELSIF BCD_LED="0100" THEN LEDSEG<="1100110";ELSIF BCD_LED="0101" THEN LEDSEG<="1101101";ELSIF BCD_LED="0110" THEN LEDSEG<="1111101";ELSIF BCD_LED="0111" THEN LEDSEG<="0000111";ELSIF BCD_LED="1000" THEN LEDSEG<="1111111";ELSIF BCD_LED="1001" THENLEDSEG<="1101111";ELSE LEDSEG<= 5 ;END IF;END PROCESS;END BEHAVIOR;(三) 在下面横线上填上合适的语句，完成数据选择器的设计。
EDA技术(VHDL)试卷及答案
一、单项选择题（30分） 1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 1’0’1’图为某一状态机对应的状态图，试用VHDL 语言描述这一状态机。
（18分）S0S1S3S21/10011/11110/11000/0000其它/0000其它/1111其它/1100其它/1001参考程序如下： LIBRARY IEEE; USE FSM2 ISPORT ( clk,reset,in1 : IN STD_LOGIC;out1 : OUT STD_LOGIC_VECTOR(3 downto 0)); END;ARCHITECTURE bhv OF FSM2 ISTYPE state_type IS (s0, s1, s2, s3);SIGNALcurrent_ state,next_state: state_type; BEGINP1:PROCESS(clk,reset) BEGINIF reset = ‘1’ THEN current_state <= s0; ELSIF clk='1' AND clk'EVENT THENcurrent_state <=next_state; END IF;END PROCESS;P2:PROCESS(current_state) BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN next_state<=s1; ELSE next_state<=s0; END IF;WHEN s1 => IF in1='0'THEN next_state<=S2;ELSE next_state<=s1; END IF;WHEN s2 => IF in1='1'THEN next_state<=S3;ELSE next_state<=s2; END IF;WHEN s3 => IF in1='0'THEN next_state<=S0;ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGINcase current_state isWHEN s0 => IF in1=‘1’THEN out1<=“1001”; ELSE out1<="0000"; END IF; WHEN s1 => IF in1='0'THEN out1<="1100"; ELSE out1<="1001"; END IF; WHEN s2 => IF in1='1'THEN out1<="1111"; ELSE out1<="1001"; END IF; WHEN s3 => IF in1='1'THEN out1<="0000"; ELSE out1<="1111"; END IF; end case; END PROCESS; end bhv;。
VHDL练习题
12. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别16. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别17. 关于VHDL数据类型，正确的是 D 。
A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关18. 下面数据中属于实数的是 A 。
A. B. 3 C. ‘1’ D. “11011”19. 下面数据中属于位矢量的是 D 。
A. B. 3 C. ‘1’ D. “11011”20. 关于VHDL数据类型，正确的是。
A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据D. 前面三个答案都是错误的21. 可以不必声明而直接引用的数据类型是 C 。
A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的22. STD_LOGIG_1164中定义的高阻是字符 D 。
A. XB. xC. zD. Z23. STD_LOGIG_1164中字符H定义的是 A 。
A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值24. 使用STD_LOGIG_1164使用的数据类型时 B 。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D. 必须在结构体中声明25. 关于转化函数正确的说法是。
vhdl期末考试题库及答案
vhdl期末考试题库及答案VHDL期末考试题库及答案一、选择题1. VHDL是一种用于电子设计自动化的硬件描述语言，主要用于描述什么？A. 软件程序B. 硬件电路C. 数据库D. 操作系统答案：B2. 在VHDL中，哪个关键字用于定义一个进程？A. processB. procedureC. functionD. package答案：A3. 下列哪个不是VHDL的预定义数据类型？A. bitB. integerC. realD. boolean答案：A4. VHDL中，哪个属性用于获取信号的稳定值？A. 'stable'B. 'event'C. 'quiet'D. 'transaction'答案：A5. 在VHDL中，以下哪个是合法的信号赋值语句？A. signal a : integer := 5;B. signal a : integer is 5;C. signal a <= 5;D. signal a : integer = 5;答案：C二、简答题1. 简述VHDL中的并发语句和顺序语句的区别。
答案：并发语句用于描述多个独立操作同时发生，如进程和并行块；顺序语句描述操作的顺序执行，如if语句、case语句等。
2. 解释VHDL中的时序仿真和功能仿真的区别。
答案：时序仿真考虑了信号的时序特性，如延迟和时间，用于验证设计在实际工作条件下的行为；功能仿真则不关心时序，只验证设计的功能正确性。
三、编程题1. 编写一个VHDL程序，实现一个简单的二进制加法器。
答案：```vhdlentity adder isport(A, B : in bit_vector(1 downto 0);Sum : out bit_vector(1 downto 0);Carry : out bit);end entity adder;architecture behavior of adder isbeginprocess(A, B)begincase A iswhen "00" => Sum <= "00"; Carry <= '0';when "01" => Sum <= "01"; Carry <= '0';when "10" => Sum <= "01"; Carry <= '0';when "11" => Sum <= "10"; Carry <= '1';end case;end process;end architecture behavior;```四、论述题1. 论述在VHDL中使用测试平台（testbench）的重要性。
vhdl考试题库
vhdl考试题库题目一计时秒表难度系数：1.2一、计时秒表的功能要求计时秒表是我们经常见的，在体育运动上也应用非常广的一种工具。
譬如我们在进行50米、100米短跑运动中，需要一个计时非常经准的秒表来测速。
在这里，我们需设计一个计时秒表，具有以下功能：①有启/停开关，用于开始/结束计时操作；②用四个七段数码管显示计时数；③秒表计时长度为59分59秒，超过计时长度，有溢出则报警；④设置复位开关，在任何情况下，只要按下复位开关，秒表都要无条件地进行复位清0操作。
二、发挥部分①具有暂停的功能；②秒表的计时长度可手动设置。
三、评分标准组成部分项目满分基本要求设计与总结报告：方案比较、设计分析、有关设计文件等50分实际调试完成情况50分发挥部分完成①10分完成②10分题目二彩灯控制器难度系数：1.1 一、彩灯控制器的功能基本要求要求设计一个8路彩灯控制器，能控制8路彩灯按照两种节拍、三种花型循环变化。
两种节拍分别为0.25s和0.5s。
三种花型分别是：①8路彩灯从左至右按次序渐亮，全亮后逆次序渐灭。
②从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭。
③8路彩灯分成两半，从左至右顺次渐亮，全亮后则全灭。
用点阵实现下载后的调试.二、发挥部分①在此三种花型循环变化的基础上，再加一种花型，譬如：8路彩灯分成两半，从左至右顺次渐亮，然后从右至左逆次渐灭。
②加一个8路彩灯，与上面的彩灯按照相同的节拍和花型循环变化。
三、评分标准组成部分项目满分基本要求设计与总结报告：方案比较、设计分析、有关设计文件等50分实际调试完成情况50分发挥部分完成①10分完成②10分题目三交通灯控制器难度系数：1.4一、任务书（1）简要说明在十字路口，每条道路各有一组红、黄、绿灯和倒计时显示器，用以指挥车辆和行人有序地通行。
其中，红灯（R）亮，表示该条道路禁止通行；黄灯（Y）亮，表示停车；绿灯（G）亮，表示可以通行。
倒计时显示器是用来显示允许通行和禁止通行地时间。
VHDL试卷6套
填空题(20分，每空格1 分)1、一个完整的VHDL语言程序通常包含实体(entity ) , 构造体(architecture ),酉己置 (configuration )，包集合(package)禾和库(library ) 5 各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用out 表示；双向端口是用in out 表示；构造体内部可再次使用的输出是用buffer表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
VHDL语言可以有以下3种形式的子结构描述语句：BLOCK 语句结构；PROCESS语句结构和SUBPROGRAMS结构。
4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal 。
5、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量，字符，布尔量。
6、设D0 为'0', D1 为'0', D2为'1', D3为'0', D0 & D1 & D2 & D3 的运算结果是“ 0010”，D3 & D2 & D1 & D0 的运算结果是“ 0100 ”。
7、构造体的描述方式包括三种，分别是寄存器传输(RTL)描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。
1、传统的系统硬件设计方法是采用自上而下(top down )的设计方法，利用硬件描述语言(HDL的硬件电路设计方法采用自下而上 (bottom up)的设计方法。
(X )传统的系统硬件设计方法是采用自下而上(bottom up)的设计方法，利用硬件描述语言(HDL 的硬件电路设计方法采用自上而下(top down )的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体(V )3、一个VHAL程序中仅能使用一个进程(process )语句。
vhdl 试题
一、填空题1. 在VHDL中最常用的IEEE标准库是std_logic_1164数据包。
VHDL是一种硬件描述语言。
3. 可编程控制器所使用的软件主要是Alter公司的Quartus_软件进行开发设计和仿真。
4. 可编程控制器是针对PLD的可编程使用HDL语言，其中PLD的意思是_ 可编程逻辑器件_,HDL的意思是____硬件描述语言___________。
VHDL中，下降沿的描述语言是___clk'event and clk='0'（下降沿）clk'event and clk='1'（上升沿）____________。
6. 实体的关键字是___Entity________,变量的关键字是___Port____________。
PLA是同时对__与____和“或”阵列，而PAL只对__与_______进行变成。
8. 两位逻辑变量的取值有四个，分别是___“00”“01”“10”“11”__________________（要求用程序中的书写格式表示）。
9. 在可VHDL语言中，‘Z’表示______高阻抗_______状态，‘-’表示______忽略________________。
10. 调用标准程序包的调用语句是____use ieee.std_logic_1164.all_____________________________________。
process语句中必须加上敏感信号_________列表，以__End process；____________结束。
12. 信号的赋值用___<=______,变量的赋值用____:=______。
VHDL程序的基本结构由库、程序包、__实体________、__结构体______和配置等部分组成。
14. 可编程控制器是针对PLD的可编程使用HDL语言，其中PLD的意思是__可编程逻辑器件______,HDL的意思是____硬件描述语言_________。
VHDL试题
VHDL试题1.结构体的三种描述⽅式：-⾏为描述-数据流描述-结构化描述2.⼀般将⼀个完整的VHDL程序称为设计实体3. VHDL设计实体的基本结构由库、程序包、实体、结构体和配置组成。
4.VHDL不区分⼤⼩写。
5.常⽤的库：library ieee ,程序包：use ieee.std_logic_1164.all6.VHDL程序的基本结构⾄少应包括实体、结构体和对库的引⽤声明。
7.在VHDL程序中使⽤的⽂字、数据对象、数据类型都需要事先声明。
8. VHDL的实体由实体声明和结构体组成。
VHDL的实体声明部分指定了设计单元的输⼊出端⼝或引脚，它是设计实体对外的⼀个通信界⾯，是外界可以看到的部分。
VHDL的结构体⽤来描述实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
9.端⼝⽅向模式：IN（输⼊）、OUT（输出<构造体内部不能再使⽤>）、INOUT（双向）、BUFFER （缓冲<构造体内部可再使⽤>）10．VHDL的标识符名必须以（字母开头），后跟若⼲字母、数字或单个下划线构成，但最后不能为（下划线），不能连续两个下划线相连。
11. 为信号赋初值的符号是（：=）；程序中，为变量赋值的符号是（：=），为信号赋值的符号是（<=）12. VHDL的数据类型包括标量类型、复合类型、存储类型和⽂件类型请列出3个VHDL语⾔的数据类型，如实数、位等。
位⽮量，字符，布尔量，整数，字符串，时间，错误等级，⾃然数，正整数。
13. VHDL的操作符包括逻辑、算术、关系和并置四类14.可编程逻辑器件：CPLD、FPGA、GAL、PLA、PAL(早期)CPLD(复杂可编程逻辑器件)：基于乘机项技术构造的可编程逻辑器件，不需要配置外部程序寄存芯⽚FPGA(现场可编程门阵列)：基于查找表技术构造的可编程逻辑器件，需要配置外部程序寄存芯⽚15.VHDL客体或数据对象：常量、信号、变量（可被多次赋值）、⽂件。
EDA技术(VHDL)试卷及答案
班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分） 1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 //在整个结构体的任何地方都能使用C ．除了没有方向说明以外，信号与实体的端口概念是一致的D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 BA ．Moore 型状态机其输出是当前状态和所有输入的函数//Mealy 型状态机其输出信号是当前状态和当前输入的函数B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期C ．Mealy 型状态机其输出是当前状态的函数D ．以上都不对6．下列标识符中， B 是不合法的标识符。
A ．PP0B ．ENDC ．Not_AckD ．sig7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。
A//．FPGA 即是现场可编程逻辑器件的英文简称CPLD 复杂可编程逻辑器件 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPLD 是从GAL 的结构扩展而来D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构8．综合是EDA 设计流程的关键步骤,在下面对综合的描述中, D 是错误的.A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B ．综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD 的基本结构相映射的网表文件C ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束D ．综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）9．嵌套使用IF 语句，其综合结果可实现 A 。
vhdl期末考试试题及答案
vhdl期末考试试题及答案VHDL期末考试试题一、选择题（每题2分，共20分）1. VHDL是一种用于描述______的硬件描述语言。
A. 软件程序B. 硬件电路C. 数据结构D. 操作系统2. 在VHDL中，以下哪个关键字用于定义实体的端口？A. entityB. portC. endD. begin3. VHDL中，以下哪个语句用于定义信号的初始值？A. initialB. defaultC. initial_valueD. none of the above4. 以下哪个是VHDL中的基本数据类型？A. integerB. realC. stringD. array5. 在VHDL中，以下哪个关键字用于定义进程？A. processB. procedureC. functionD. block6. VHDL中，以下哪个属性用于获取信号的稳定值？A. 'stableB. 'eventC. 'last_valueD. 'delayed7. 在VHDL中，以下哪个语句用于实现条件语句？A. ifB. caseC. selectD. when8. 以下哪个是VHDL中用于描述时序逻辑的语句？A. processB. concurrentC. sequentialD. none of the above9. VHDL中，以下哪个关键字用于定义常量？A. constantB. variableC. signalD. type10. 在VHDL中，以下哪个属性用于获取信号的上升沿？A. 'eventB. 'last_eventC. 'rising_edgeD. 'falling_edge二、简答题（每题5分，共20分）1. 解释VHDL中的实体和结构体的区别。
2. 描述VHDL中进程的工作原理。
3. 什么是VHDL中的并发语句，它们有什么特点？4. 解释VHDL中的信号和变量的区别。
vhdl考试题库
题目一计时秒表难度系数：1.2一、计时秒表的功能要求计时秒表是我们经常见的，在体育运动上也应用非常广的一种工具。
譬如我们在进行50米、100米短跑运动中，需要一个计时非常经准的秒表来测速。
在这里，我们需设计一个计时秒表，具有以下功能：①有启/停开关，用于开始/结束计时操作；②用四个七段数码管显示计时数；③秒表计时长度为59分59秒，超过计时长度，有溢出则报警；④设置复位开关，在任何情况下，只要按下复位开关，秒表都要无条件地进行复位清0操作。
二、发挥部分①具有暂停的功能；②秒表的计时长度可手动设置。
三、评分标准题目二彩灯控制器难度系数：1.1一、彩灯控制器的功能基本要求要求设计一个8路彩灯控制器，能控制8路彩灯按照两种节拍、三种花型循环变化。
两种节拍分别为0.25s和0.5s。
三种花型分别是：①8路彩灯从左至右按次序渐亮，全亮后逆次序渐灭。
②从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭。
③8路彩灯分成两半，从左至右顺次渐亮，全亮后则全灭。
用点阵实现下载后的调试.二、发挥部分①在此三种花型循环变化的基础上，再加一种花型，譬如：8路彩灯分成两半，从左至右顺次渐亮，然后从右至左逆次渐灭。
②加一个8路彩灯，与上面的彩灯按照相同的节拍和花型循环变化。
三、评分标准题目三交通灯控制器难度系数：1.4一、任务书（1）简要说明在十字路口，每条道路各有一组红、黄、绿灯和倒计时显示器，用以指挥车辆和行人有序地通行。
其中，红灯（R）亮，表示该条道路禁止通行；黄灯（Y）亮，表示停车；绿灯（G）亮，表示可以通行。
倒计时显示器是用来显示允许通行和禁止通行地时间。
交通灯控制器就是用来自动控制十字路口的交通灯和计时器，指挥各种车辆和行人安全通行。
（2）任务和要求①在十字路口的两个方向上各设一组红、绿、黄灯，显示顺序为其中一方向（东西方向）是绿灯、黄灯、红灯；另一方向（南北方向）是红灯、绿灯、黄灯。
②设置一组数码管，以倒计时的方式显示允许通行或禁止通行的时间，其中绿灯、黄灯、红灯的持续时间分别是20s、5s和25s。
最新VHDL试题资料
一.选择填空（每题4分，共40分）I. .MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O 控制块。
2. EDA勺设计输入主要包括（原理图输入）、状态图输入、波形图输入和HDL 文本输入。
3. 当前最流行的并成为IEEE标准的硬件描述语言包括具VHDL 和Verilog 。
4. 常用EDA工具大致可分为设计输入编辑器、HDL综合器、仿真器、适配器和下载器 5 个模块。
5. CPLD结构特点为以乘积项结构方式构成逻辑行为；FPGA吉构特点为以查表法结构方式构成逻辑行为。
7. VHDL中最常用的库是IEEE 标准库，最常用的程序包是STD-LOGIC-1164 程序包。
常用的四种库是IEEE库、STD库、WORK 库及VITAL库。
IEEE库是VHDL设计中最常用的库，它包含有IEEE标准的程序包和其他一些支持工业标准的程序包。
8. VHDL程序的基本结构9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入一功能仿真一综合一适配一时序仿真一编程下载一硬件测试。
10. 源文件保存时，建议文件名尽可能与该程序的实体名保持一致。
II. 资源优化可以分为资源共享，逻辑优化、串行化。
速度优化分为流水线设计, 寄存器配平和关键路径法。
12. 三类数据对象：变量、常量和信号。
13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组，则这两个数组的尺寸，即位宽要相等。
在一个表达式中有两个以上的算符时，需要使用括号将这些运算分组。
如果一串运算中的算符相同，且是AND OR XOR这三个算符中的一种，则不需要使用括号。
14. 时序电路产生的条件：利用不完整的条件语句的描述。
15. 结构体中的可综合的并行语句主要有七种：并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并行过程调用语句。
VHDL试卷6套
一、填空题（20分，每空格1分)1、一个完整的VHDL语言程序通常包含实体(entity），构造体(architecture），配置(configuration），包集合（package）和库（library） 5各部分。
2、在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 out 表示;双向端口是用 inout 表示;构造体内部可再次使用的输出是用 buffer 表示；3、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
VHDL语言可以有以下3种形式的子结构描述语句： BLOCK 语句结构； PROCESS 语句结构和SUBPROGRAMS 结构。
4、VHDL的客体，或称数据对象包括了常数、变量variable 和信号signal .5、请列出三个VHDL语言的数据类型，如实数、位等。
位矢量 , 字符，布尔量。
6、设D0为'0', D1为’0’, D2为’1'， D3为’0’， D0 & D1 & D2 ＆ D3的运算结果是“0010”， D3 & D2 & D1 ＆ D0的运算结果是“0100”.7、构造体的描述方式包括三种，分别是寄存器传输（RTL)描述方法或称数据流；构造体的结构描述方式和构造体的行为描述方式。
1、传统的系统硬件设计方法是采用自上而下（top down)的设计方法,利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法. ( ×）传统的系统硬件设计方法是采用自下而上（bottom up）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自上而下（top down）的设计方法2、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体（√ )3、一个VHAL程序中仅能使用一个进程（process)语句. ( × )可以使用多个进程语句.4、VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。
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一. 选择填空(每题4分，共40分)1..MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。
2．EDA的设计输入主要包括（原理图输入）、状态图输入、波形图输入和HDL 文本输入。
3. 当前最流行的并成为IEEE标准的硬件描述语言包括具VHDL 和Verilog 。
4. 常用EDA工具大致可分为设计输入编辑器、HDL综合器、仿真器、适配器和下载器5个模块。
5. CPLD结构特点为以乘积项结构方式构成逻辑行为；FPGA结构特点为以查表法结构方式构成逻辑行为。
7. VHDL中最常用的库是IEEE 标准库，最常用的程序包是STD-LOGIC-1164 程序包。
常用的四种库是IEEE库、STD库、WORK 库及VITAL库。
IEEE库是VHDL设计中最常用的库，它包含有IEEE标准的程序包和其他一些支持工业标准的程序包。
8. VHDL程序的基本结构9. 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
10. 源文件保存时，建议文件名尽可能与该程序的实体名保持一致。
11. 资源优化可以分为资源共享，逻辑优化、串行化。
速度优化分为流水线设计,寄存器配平和关键路径法。
12. 三类数据对象：变量、常量和信号。
13. 在VHDL中有逻辑操作符、关系操作符、算术操作符和符号操作符四类操作符，如果逻辑操作符左边和右边值的类型为数组，则这两个数组的尺寸，即位宽要相等。
在一个表达式中有两个以上的算符时，需要使用括号将这些运算分组。
如果一串运算中的算符相同，且是AND、OR、XOR这三个算符中的一种，则不需要使用括号。
14. 时序电路产生的条件：利用不完整的条件语句的描述。
15. 结构体中的可综合的并行语句主要有七种：并行信号赋值、进程、块语句、条件信号语句、元件例化语句、生成语句和并行过程调用语句。
顺序语句有赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句和空操作语句。
16. 顺序语句只能出现在进程中，子程序包括函数和过程。
并行语句不放在进程中。
17. 进程本身是并行语句，但其内部是顺序语句2、本质区别：18. P247—248自己解决去！19. P248标志符的命名规则20. 三种主要的状态编码为：状态位直接输出型号编码、一位热码编码和顺序编码。
特点P21521. 非法状态的产生原因：1、外界不确定的干扰2、随机上电的初始启动22. VHDL要求赋值符“<=”两边的信号的数据类型必须一致。
23. 综合的概念：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
二、名词解释EDA：Electronic Design Automation 电子设计自动化LPM：Library of Parameterized MODULES可编程模块库JTAG：联合测试行动小组HDL：硬件描述语言LUT：查找表PLD：可编程逻辑器件RTL：寄存器传输级EAB：嵌入式阵列块SOC：单芯片系统GAL：通用逻辑阵列器件PCB：印刷电路板FSM：有限状态机UART：串口（通用异步收发器）ISP：在系统编程IEEE：电子电气工程师协会考的：VHDL：超高速集成电路硬件描述语言ASIC：专用集成电路IP：知识产权核三．选择题21.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。
a)提供用VHDL等硬件描述语言描述的功能块，b) 但不c) 涉及实现该功能块的具体电路；d)提供设计的最总产品----掩膜；e)以网表文件的形式提交用户，f) 完成了综合的功能块；MAX7000结构中包含五个主要部分，即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块。
电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
AA .软IP B.固IP C.硬IP D.都不是、2、下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。
AA．状态位直接输出型编码记处B．一位热码编码C．顺序编码 D．格雷编码2大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
进程中的变量赋值语句，其变量更新是_________。
AA. 立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。
VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
DB. 器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。
下列标识符中，__________是不合法的标识符。
BA. State0B. 9moonC. Not_Ack_0D. signall关于VHDL中的数字，请找出以下数字中最大的一个：__________。
AC. 2#1111_1110# B.8#276#C.10#170#D.16#E#E16．下列EDA软件中，哪一个不具有逻辑综合功能：________。
BMax+Plus II B.ModelSimQuartus II D.Synplify7.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。
A. 提供用VHDL等硬件描述语言描述的功能块，B. 但不C. 涉及实现该功能块的具体电路；D. 提供设计的最总产品----模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
8.下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_C__。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。
9.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法一般是一种自底向上的设计方法C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计10.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的________。
E. idata := 32; B.idata <= 16#A0#;C.idata <= 16#7#E1;D.idata := B#1010#;11.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构12.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________D A．①②③④ B.②①④③ C．④③②① D．②④③①13.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________DA．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是14.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_______。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。
15.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成16.对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样17.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______DA．IEEE库 B．VITAL库 C．STD库 D．WORK工作库18.下列4个VHDL标识符中正确的是：_______BA．10#128# B．16#E#E1C．74HC124 D．X_1619.下列语句中，不属于并行语句的是：_______BA．进程语句 B．CASE语句C．元件例化语句 D．WHEN…ELSE…语句20.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
F. FPGA全称为复G. 杂可编程逻辑器件；H. FPGA是基于乘积项结构的可编程逻辑器件；I. 基于SRAM的FPGA器件，J. 在每次上电后必须进行一次配置；D在Altera公司生产的器件中，MAX7000系列属FPGA结构。
21.进程中的信号赋值语句，其信号更新是___C____。
K. 按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
22.不完整的IF语句，其综合结果可实现________。
AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路23.嵌套的IF语句，其综合结果可实现___D___。