VHDL复习题
VHDL复习
百度题库VHDL复习资料1.一个完整的VHDL程序，一般有哪几部分组成，它们分别描述的是什么？答：、VHDL程序的基本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。
2.IF THEN语句、case when语句、with select语句各是什么类型语句，顺序语句必须放在什么地方？答：IF THEN语句与case when语句是顺序语句，with select语句是并行语句，顺序语句必须放在进程中。
3.结构体中常用的功能描述方式有几种？答：1）行为描述方式 2）数据流描述方式 3）结构化描述方式4.QuartusⅡ是CPLD/FPGA集成开发软件，基于QuartusⅡ软件进行设计开发，包括几个步骤，分别是什么？答：步骤分别是：1）新建项目 2）设计输入 3）分析综合及设计编译4）时序仿真 5）引脚分配及下载配置5.1987VHDL标准中规定标识符由什么组成，有什么具体要求？答：标识符可以由英文字母，数字，下划线“-”等组成选择填空1.在VHDL语言中，下列对时钟边沿检测描述中，错误的是（ D ）。
A.if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then2.一个项目的输入输出端口是定义在（ A ）。
A.实体中B.结构体中C.任何位置D.进程体3. 下列语句中，不属于并行语句的是（ B ）。
A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句4.描述项目具有逻辑功能的是（ B ）。
A.实体B.结构体C.配置D.进程5.关键字ARCHITECTURE定义的是（ A）。
A.结构体B.进程C.实体D.配置6.关键字ARCHITECTURE定义的是( A )。
A.结构体B.进程C.实体D.配置7.QUARTESII中编译VHDL源程序时要求（ A ）。
vhdl期末考试复习题大全 (2)
VHDL 改错题VHDL复习一．改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：●CASE sel IS●WHEN“00”=>q<=a；●WHEN“01”=>q<=b；●WHEN“10”=>q<=c；●WHEN“11”=>q<=d；●END CASE；●答案：CASE语句缺“WHEN OTHERS”语句。
2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC 类型的输入端口，请判断下面给出的程序片段：●LIBRARY IEEE；●USE IEEE.STD_LOGIC_1164.ALL；●ENTITY add IS●PORT（data_in1, data_in2：IN INTEGER；●data_out：OUT INTEGER）；●END add；●ARCHTECTURE add_arch OF add IS●CONSTANT a:INTEGER<=2；●BEGIN●data_out<=( data_in1+ data_in2) * a；●END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。
3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：●ARCHITECTURE test_arch OF test IS●BEGIN●SIGNAL B：STD_LOGIC；●Q<= B；END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。
(完整版)VHDL复习
百度题库VHDL复习资料1.一个完整的VHDL程序，一般有哪几部分组成，它们分别描述的是什么？答：、VHDL程序的基本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。
2.IF THEN语句、case when语句、with select语句各是什么类型语句，顺序语句必须放在什么地方？答：IF THEN语句与case when语句是顺序语句，with select语句是并行语句，顺序语句必须放在进程中。
3.结构体中常用的功能描述方式有几种？答：1）行为描述方式 2）数据流描述方式 3）结构化描述方式4.QuartusⅡ是CPLD/FPGA集成开发软件，基于QuartusⅡ软件进行设计开发，包括几个步骤，分别是什么？答：步骤分别是：1）新建项目 2）设计输入 3）分析综合及设计编译4）时序仿真 5）引脚分配及下载配置5.1987VHDL标准中规定标识符由什么组成，有什么具体要求？答：标识符可以由英文字母，数字，下划线“-”等组成选择填空1.在VHDL语言中，下列对时钟边沿检测描述中，错误的是（ D ）。
A.if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then2.一个项目的输入输出端口是定义在（ A ）。
A.实体中B.结构体中C.任何位置D.进程体3. 下列语句中，不属于并行语句的是（ B ）。
A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句4.描述项目具有逻辑功能的是（ B ）。
A.实体B.结构体C.配置D.进程5.关键字ARCHITECTURE定义的是（ A）。
A.结构体B.进程C.实体D.配置6.关键字ARCHITECTURE定义的是( A )。
A.结构体B.进程C.实体D.配置7.QUARTESII中编译VHDL源程序时要求（ A ）。
VHDL 简单复习题
一、名词解释1. VHDL（Very high speed intergated circuit Hardware Description Language）:非常高速集成电路的硬件描述语言。
2.实体说明：用来描述电路器件的外部情况及各信号端口的基本性质。
3.结构体:通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。
4.类属表:用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。
最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。
5.数据对象:数据对象是数据类型的载体，共有三种形式的对象：Constant （常量）、Variable（变量）、Signal（信号）。
6.并行语句:并行语句有五种类型，可以把它们看成结构体的五种子结构。
这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。
五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。
7.程序包:程序包可定义一些公用的子程序、常量以及自定义数据类型等。
各种VHDL编译系统都含有多个标准程序包，如Std-Logic-1164和Standard程序包。
用户也可已自行设计程序包。
程序包由两个独立的单元组成：程序包声明单元和程序包体单元构成。
二、写出下列缩写的中文（或者英文）含义1.ASIC 专用集成电路2.FPGA 现场可编程门阵列3.IP 知识产权核（软件包）4.JTAG 联合测试行动小组5.VHDL 超高速集成电路硬件描述语言6.FPGA 现场可编程门阵列7.RTL 寄存器传输级8.SOPC 可编程片上系统EAB 嵌入式阵列块HDL 硬件描述语言9.LPM 参数可定制宏模块库10.RTL 寄存器传输级11.UART 串口（通用异步收发器）12.ISP 在系统编程13.IEEE 电子电气工程师协会14.ASIC 专用集成电路B 逻辑阵列块16.IP核：是指完成某种功能的设计模块。
EDA技术与VHDL复习练习题
EDA技术与VHDL复习练习题探＜习题一＞一、填空题1、PLD的中文含义是： _______ 。
2、ASIC的中文含义是： _______ 。
3、“与-或”结构的可编程逻辑器件主要由四部分构成：________ 、 ________ 、 ___________ 和____________ 。
4、可编程逻辑器件结构图中一般用“ x ”表示此编程单元为________ 。
5、可编程逻辑器件结构图中一般用“ •”表示此编程单元为________ 06可编程逻辑器件结构图中无任何标记表示此编程单元为____________ 07、可编程逻辑器件按规模的大小一般分为________ 和 _________ o8、低密度可编程逻辑器件的主要有_______ 和9、GAL器件 _______ 代全部PAL器件。
10、PAL器件只能 _______ 编程。
11、GAL器件能 _______ 编程。
12、GAL器件 _______ 代TTL器件。
13、GAL器件采用 _____ 擦除。
14、PAL和GAL器件_______ 系统编程。
15、PAL和GAL器件需要使用_______ 程二、选择题1、可编程逻辑器件PLD的基本结构形式是A :与——与B:与——或C :或---- 与D:或---- 或2、可以多次编程的器件是______ :A : PROMB : PLAC : PALD : GAL3、PLD器件未编程时 ______ :A :有逻辑功能B :没有逻辑功能C : PAL器件有逻辑功能D : GAL器件有逻辑功能4、GAL器件可以用 ____ 擦除：A :普通光B :紫外线C :红外线D :电5、GAL16V8器件的输出引脚最多有______ :A : 16B : 4C : 8D : 206 PAL16V8器件的输入引脚最多有_________A : 16B : 4C : 8D : 207、GAL16V环能取代___________ :A : PAL16V B: 74LS138C : 74LS373D : ispLSI1032E-70PLCC848、GAL16V8勺________ 可编程：A :与阵列B :或阵列C :输出逻辑宏单元OLMCD : A、B都三、判断题1、GAL器件的输出逻辑宏单元OLM不能实现PAL 器件的所有输出形式。
vhdl期末考试复习题大全
VHDL 复习一．问答题一．问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？赋值符号分别是什么？两种赋值符号有什么区别？l 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。
信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。
语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。
l 信号赋值符号为“<=”变量赋值用变量赋值用““:=”。
信号赋值符号用于信号赋值动作，信号赋值符号用于信号赋值动作，不立不立即生效。
变量，赋值符号用于变量赋值动作，立即生效。
即生效。
变量，赋值符号用于变量赋值动作，立即生效。
2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？l 进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以“，”号分隔。
当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。
件发生，进程再次被激活，如此循环往复。
3什么是库、程序包、子程序、过程调用和函数调用？什么是库、程序包、子程序、过程调用和函数调用？l 库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、调用。
子程序由过程和函数组成。
在子程序调用过程中，过程能返回多个变量，多个变量，函数只能返回一个变量。
函数只能返回一个变量。
函数只能返回一个变量。
若子程序调用的是一个过程，若子程序调用的是一个过程，若子程序调用的是一个过程，就称为过程调用，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。
过程调用、函数调用都是子程序调用。
复习资料VHDL大题
信号和变量的主要区别：
1. 变量 是一个局部量，只能用于进程或子程序中；
信号 是一个全局量，它可以用来进行进程之间的通信。 2. 变量赋值 立即生效，不存在延时行为；
信号赋值 具有非立即性，信号之间的传递具有延时性。
3. 变量 用作进程中暂存数据的单元； 信号 用作电路中的信号连线。
4. 信号赋值 可以出现在进程中，也可以直接出现在结构体中，但它们 的运行含义不同：前者属顺序信号赋值，此时的赋值操作要视进程是否已被
2. 敏感信号等待语句，即敏感信号一旦发生变化将
3例. 1条：两件n利个a等n条用d待x件W：语才A句I能T。语结被P句束R此O设挂语C起计E句S状与挂S 态非起，门的重电进新路程结出启需。束敏动满挂感：足起信如，号再表下次的启进动程进中程 不。 能使VH用D任L规何定形，式已的列
➢ ➢
条此件信。件号表改达变式后中，B所E且含G满4WyI信N.<足A=号aI超W故TN发A时AO不生INNT等再D语了a待b，讨句变；W任语b所A论何化；I句T地设；）语方的（。句。条此。一语般句，不WA可IT综语合句可，用于进程中的
\100$\， \2chip\， \4screens\等。 (5) 扩展标识符中允许多个下划线相连。例如： \Four_screens\，
\TWO_Computer_sharptor\等。 (6) 扩展标识符区分大小写。例如: \EDA\ 与\eda\不同。 (7) 扩展标识符与短标识符不同。例如:\COMPUTER\ 与Computer不同。
复习资料VHDL大题
硬件描述语言 VHDL ：
VHDL 的英文全名是VHSIC (Very High
Speed Integrated Circuits) Hardware Description Language ，即超高速集成电 路硬件描述语言。
VHDL复习题
C.idata <= X”AB” D. idata <= B”21”;
18. VHDL中，为目标变量赋值符号是 。
A. =: B. = C. <= D. :=
19. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 。
A. 0 B. 1 C. 2 D. 不确定
20. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。 。
A. 数据类型不同不能进行运算 B. 数据类型相同才能进行运算
C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关
11. vhdl语言是一种结构化的设计语言，一个设计实体包括实体和结构体两部分，结构体描述的是 。
A．器件外部特性 B. 器件的内部功能
B. 在系统编程
C. 没有特定意义
D. 使用编程器烧写PLD芯片
15. 执行下列语句后Q的值等于 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
15. VHDL的实体声明部分指定了设计单元的 或 它是设计实体对外的一个通信界面，是外界可以看到的部分。
16. 在VHDL中最常用的库是 标准库，最常用的数据包是 数据包。
17. 过程调用的两种方法为 和 。
……
E<=(2=>’1’, 4=>’0’, OTHERS=>’1’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
VHDL复习资料
VHDL复习资料⼀．填空（每空1分，共20分）1．MAX+plusII是ALTERA 公司⾃⼰开发的EDA ⼯具软件。
2． VHDL设计实体的基本结构由库、程序包、实体、结构体、配置等部分构成。
３．在VHDL中最常⽤的库IEEE 标准库，最常⽤的包集合是1164。
４．在VHDL的端⼝声明语句中，端⼝⽅向包括输⼊（in）、输出（out）、输⼊|输出（inout）、缓冲和。
5.VHDL的顺序语句只能出现在进程、函数、过程中，是按程序书写顺序⾃上⽽下，⼀条⼀条地执⾏。
6.VHDL的块语句是并⾏语句结构,它的内部是由并⾏语句构成的7.VHDL的变量（VARIABLE）是⼀种局部量，只能在进程、函数和过程中声明和使⽤。
8.MAX+plusII⽀持⽂本、原理图、波形、符号编辑等不同的编辑⽅式。
9.MAX+plusII⼯具软件有功能、时序、仿真等功能。
10.MAX—PLUSⅡ的波形编辑⽂件分波形输⼊和波形仿真，它们的⽂件扩展名分别是W D F 和S C F。
11.VHDL的实体声明部分指定了设计单元的输⼊输出端⼝，它是设计实体对外的通信界⾯，是外界可以看到的部分。
12.CPLD和FPGA的含义分别是复杂可编程逻辑器件，现场可编程门阵列。
13.在VHDL中,含WAIT语句的进程Process的括号不能再加敏感量 ,否则是⾮法的.14.VHDL的Process（进程）语句是由顺序语句组成的，但其本⾝却是并发语句结构。
15.VHDL的⼦程序有函数和过程两种类型。
16.在VHDL中,标准逻辑位数据有 0和1种逻辑值。
17.MAX—PLUSⅡ的仿真分功能仿真和时序仿真。
18.VHDL的变量（VARIABLE）是⼀个功能变量，只能在进程、函数和过程中声明和使⽤。
19.VHDL的数据对象包括常数、变量、信号和⽂件。
20. 实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
20.VHDL语⾔的字符是以字母的下划线括起来的数字、字母和符号。
VHDL复习题
一、选择题( A )1.一个项目得输入输出端口就是定义在:A、实体中B、结构体中C、任何位置D、进程体( B)2.描述项目具有逻辑功能得就是:A、实体B、结构体C、配置D、进程( A )3.关键字ARCHITECTURE定义得就是:A、结构体B、进程C、实体D、配置( D )4.VHDL语言中变量定义得位置就是:A、实体中中任何位置B、实体中特定位置C、结构体中任何位置D、结构体中特定位置( D )5.VHDL语言中信号定义得位置就是:A、实体中任何位置B、实体中特定位置C、结构体中任何位置D、结构体中特定位置( B )6.变量就是局部量可以写在:A、实体中B、进程中C、线粒体D、种子体中( A )7.变量与信号得描述正确得就是:A、变量赋值号就是:=B、信号赋值号就是:=C、变量赋值号就是<=D、二者没有区别( B )8、变量与信号得描述正确得就是:A、变量可以带出进程B、信号可以带出进程C、信号不能带出进程D、二者没有区别( )9.对于信号与变量得说法,哪一个就是不正确得:A、信号用于作为进程中局部数据存储单元B、变量得赋值就是立即完成得C、信号在整个结构体内得任何地方都能适用D、变量与信号得赋值符号不一样( A )10.下列关于变量得说法正确得就是:A.变量就是一个局部量,它只能在进程与子程序中使用B.B、变量得赋值不就是立即发生得,它需要有一个δ延时C、在进程得敏感信号表中,既可以使用信号,也可以使用变量D、变量赋值得一般表达式为:目标变量名<= 表达式( C )11.可以不必声明而直接引用得数据类型就是:A、STD_LOGICB、STD_LOGIC_VECTORC、BITD、前面三个答案都就是错误得( C )12.STD_LOGIG_1164中定义高阻得字符就是:A、XB、xC、zD、Z( A )13.STD_LOGIG_1164中字符H定义得就是:A、弱信号1B、弱信号0C、没有这个定义D、初始值( B )14.使用STD_LOGIG_1164中得数据类型时:A、可以直接调用B、必须在库与包集合中声明C、必须在实体中声明D、必须在结构体中声明( B )15.关于转化函数说法正确得就是:A、任何数据类型都可以通过转化函数相互转化B、只有特定类型得数据类型可以转化C、任何数据类型都不能转化D、前面说法都就是错误得( C )16.VHDL运算符优先级说法正确得就是:A、逻辑运算得优先级最高B、关系运算得优先级最高C、逻辑运算得优先级最低D、关系运算得优先级最低( D )17.VHDL运算符优先级说法正确得就是:A、NOT得优先级最高B、AND与NOT属于同一个优先级C、NOT得优先级最低D、前面得说法都就是错误得( D )18.VHDL运算符优先级说法正确得就是:A、括号不能改变优先级B、不能使用括号C、括号得优先级最低D、括号可以改变优先级( B )19.如果a=1,b=0,则逻辑表达式(a AND b) OR( NOT b AND a)得值就是:A、0B、1C、2D、不确定( B )20.正确给变量X赋值得语句就是:A、X<=A+B;B、X:=A+b;C、X=A+B;D、前面得都不正确( )21.VHDL文本编辑中编译时出现如下得报错信息,其错误原因就是:Error: VHDL syntax error: choice value length must match selector expression value lengthA、表达式宽度不匹配B、错将设计文件存入了根目录,并将其设定成工程C、设计文件得文件名与实体名不一致D、程序中缺少关键词( D )22.在VHDL语言中,下列对时钟边沿检测描述中,错误得就是:A、if clk’event and clk = ‘1’ thenB、if falling_edge(clk) thenC、if clk’event and clk = ‘0’ thenD、if clk’stable and not clk = ‘1’ then ( D )23.在VHDL中,可以用以下哪条语句表示检测clock下降沿:A、clock’ eventB、clock’ event and clock=’1’(上升沿)C、clock=’0’D、clock’ event and clock=’0’( D )24.VHDL语言共支持四种常用库,其中哪种库就是用户得VHDL设计现行工作库:A、IEEE库B、VITAL库C、STD库D、WORK工作库( A )25.VHDL常用得库就是:A、IEEEB、STDC、WORKD、PACKAGE( B )26.下列语句中,不属于并行语句得就是:A、进程语句B、CASE语句C、元件例化语句D、WHEN…ELSE…语句( D )27.下面哪一个可以用作VHDL中得合法得实体名:A、ORB、VARIABLEC、SIGNALD、OUT1( B )28.下列关于CASE语句得说法不正确得就是:A、条件句中得选择值或标识符所代表得值必须在表达式得取值范围内B、CASE语句中必须要有WHEN OTHERS=>NULLC、CASE语句中得选择值只能出现一次,且不允许有相同得选择值得条件语句出现D、CASE语句执行必须选中,且只能选中所列条件语句中得一条( D )29.VHDL中,为目标变量赋值符号就是:A、=:B、=C、<=D、:=( B )30.VHDL语言就是一种结构化设计语言,一个设计实体(电路模块)包括实体与结构体两部分,结构体描述:A、器件外部特性B、器件得内部功能C、器件得综合约束D、器件外部特性与内部功能。
Verilog HDL复习题
聂雄题型介绍：一、选择题（每小题2分，共20分）1.在verilog中，下列语句哪个不是分支语句？（ d ）161(A) if-else (B) case (C) casez (D) repeat循环2．下列哪些的不属于基本门级元件（ d ）136(A) nand (B) nor (C) and (D) RAM3．已知“a =1b’1; b=3b'001;”那么{a,b}＝（ c ）120 131(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101…………其它略……….二、填空题（每小题2分，共10分）1. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
2. 阻塞性赋值符号为 = ，非阻塞性赋值符号为《= 。
…………其它略……….三、简答题：（每小题5分，共20分）1. 结构化描述可以通过哪几种方式进行结构建模？（5分）1172. FPGA芯片主流的生产厂家有哪3家？每个厂家列举2个型号芯片，并说明它所具有的逻辑门数量和IO端口数量。
（5分）…………其它略……….六、设计题（每小题10分，共40分）1. 使用Verilog语言，设计一个带有异步复位控制端的100进制计数器。
（10分）1862. 基于Verilog语言设计一个8选一数据选择器，写出Verilog代码。
（10分）180 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out);input [2:0] a,b,c,d,e,f,g,h;input s0,s1,s2;output [2:0] out;reg [2:0] out;always@(a or b or c or d or e or f or g or h or s0 or s1 or s2)begincase({s0,s1,s2})3'd0 : out=a;3'd1 : out=b;3'd2 : out=c;3'd3 : out=d;3'd4 : out=e;3'd5 : out=f;3'd6 : out=g;3'd7 : out=h;endcase endendmodule…………其它略……….网上试题：填空：1.已知x=4’b1001,y=4’0110,则 x 的 4 位补码为4’b1111，而 y 的 4 位的补码为4’b0110?2.在 case 语句中至少要有一条 default 语句。
VHDL期末复习资料
一、填空题（根据题意，将下列各题的正确答案填写在对应小题内的“”处，每空1.5分，）1．基于EDA技术的电子系统设计采用的是的方法。
2. 时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为。
3. 图形文件设计结束后一定要通过，检查设计文件是否正确。
4. 一个实用的vhdl程序一般由、和组成。
5.实体的端口定义包括、和。
6. VHDL的操作符包括、、和四类。
7. 在VHDL中，标准逻辑类型数据有种逻辑值。
8.在一个实体的端口方向说明时，输入使用in表示，那么结构体内部不能再使用的输出是用表示；双向端口是用表示；结构体内部可再次使用的输出是用表示。
9．VHDL的短标识符名必须以，后跟若干字母、数字或单个下划线构成，但最后不能为。
10. vhdl的数据对象包括、、、和它们用来存放各种类型数据。
11．在VHDL的端口声明语句中，端口方向包括、、和。
12. 进程process在仿真运行中，只能处于和两种状态。
13. VHDL的结构体用来描述实体的和，它由VHDL语句构成，是外界看不到的部分。
14．CLK下降沿描述语句为：。
15. VHDL的实体声明部分指定了设计单元的或它是设计实体对外的一个通信界面，是外界可以看到的部分。
16. 在VHDL中最常用的库是标准库，最常用的数据包是数据包。
17. 过程调用的两种方法为和。
18. 一个完整的VHDL语言程序通常包含、、、和。
19. 和是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
20. VHDL语言的两大基本语句是和。
21. 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要。
22. 逻辑综合中，信号赋值符号是，变量的赋值符号。
23. 在VHDL中，的数据传输是立即发生的，不存在任何延时的行为。
24. 进程process后面括号里面的称为。
25. 在std_logic类型中，_ ____、_ ____和_ ____三种值不能够被综合所支持。
VHDL复习题
习题3.1比较常用硬件描述语言VHDL、Verilog和ABEL语言的优劣。
1.VHDL：描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高。
有多种EDA工具选择，已成为IEEE标准。
应用VHDL进行工程设计的优点是多方面的，具体如下：(1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力。
(2) VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对系统进行仿真模拟，使设计者对整个工程的结构和功能可行性做出判断。
(3) VHDL语句的行为描述能力和程序结构，决定了它具有支持大规模设计的分解和已有设计的再利用功能。
(4) 用VHDL完成一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动把VHDL描述设计转变成门级网表(根据不同的实现芯片)。
(5) VHDL对设计的描述具有相对独立性。
(6) VHDL具有类属描述语句和子程序调用等功能，对于完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。
2. Verilog:设计者需要了解电路的结构细节，对综合器的性能要求较低。
有多种EDA工具选择，已成为IEEE标准。
3.ABEL: 设计者需要了解电路的结构细节，对综合器的性能要求较低。
支持ABEL的综合器只有一家，ABEL正朝国际化标准努力。
3.2 VHDL程序一般包括几个组成部分？每部分的作用是什么？（1）三个基本组成部分：库、程序包使用说明，实体描述和实体对应的结构体描述。
（2）库、程序包使用说明：用于打开调用本设计实体将用到的库、程序包实体描述：用于描述该设计实体与外界的接口信号说明结构体描述：用于描述该设计实体内部的组成及内部工作的逻辑关系结构体配置语句主要用于层次化的方式对特定的设计实体进行元件的例化，或是为实体选定某个特定的结构体3.3 VHDL语言中数据对象有几种？各种数据对象的作用范围如何？各种数据对象的实际物理含义是什么？（1）数据对象有三种：变量、常量、信号（2）常量的作用范围取决于其所定义的位置。
vhdl考试题库
题目一计时秒表难度系数： 1.2一、计时秒表的功能要求计时秒表是我们经常见的，在体育运动上也应用非常广的一种工具。
譬如我们在进行 50 米、100 米短跑运动中，需要一个计时非常经准的秒表来测速。
在这里，我们需设计一个计时秒表，具有以下功能：①有启 / 停开关，用于开始 / 结束计时操作；②用四个七段数码管显示计时数；③秒表计时长度为 59 分 59 秒，超过计时长度，有溢出则报警；④设置复位开关，在任何情况下，只要按下复位开关，秒表都要无条件地进行复位清0 操作。
发挥部分①具有暂停的功能；②秒表的计时长度可手动设置。
三、评分标准题目二彩灯控制器难度系数： 1.1一、彩灯控制器的功能基本要求要求设计一个 8 路彩灯控制器，能控制 8 路彩灯按照两种节拍、三种花型循环变化。
两种节拍分别为 0.25s 和 0.5s。
三种花型分别是：①8 路彩灯从左至右按次序渐亮，全亮后逆次序渐灭。
②从中间到两边对称的渐亮，全亮后仍由中间向两边逐次渐灭。
③8 路彩灯分成两半，从左至右顺次渐亮，全亮后则全灭。
用点阵实现下载后的调试 .二、发挥部分①在此三种花型循环变化的基础上，再加一种花型，譬如： 8 路彩灯分成两半，从左至右顺次渐亮，然后从右至左逆次渐灭。
②加一个 8 路彩灯，与上面的彩灯按照相同的节拍和花型循环变化。
三、评分标准题目三交通灯控制器难度系数： 1.4 一、任务书（1）简要说明在十字路口，每条道路各有一组红、黄、绿灯和倒计时显示器，用以指挥车辆和行人有序地通行。
其中，红灯（ R）亮，表示该条道路禁止通行；黄灯（ Y ）亮，表示停车；绿灯（G）亮，表示可以通行。
倒计时显示器是用来显示允许通行和禁止通行地时间。
交通灯控制器就是用来自动控制十字路口的交通灯和计时器，指挥各种车辆和行人安全通行。
（2）任务和要求①在十字路口的两个方向上各设一组红、绿、黄灯，显示顺序为其中一方向（东西方向）是绿灯、黄灯、红灯；另一方向（南北方向）是红灯、绿灯、黄灯。
vhdl期末考试试题及答案
vhdl期末考试试题及答案VHDL期末考试试题一、选择题（每题2分，共20分）1. VHDL是一种用于描述______的硬件描述语言。
A. 软件程序B. 硬件电路C. 数据结构D. 操作系统2. 在VHDL中，以下哪个关键字用于定义实体的端口？A. entityB. portC. endD. begin3. VHDL中，以下哪个语句用于定义信号的初始值？A. initialB. defaultC. initial_valueD. none of the above4. 以下哪个是VHDL中的基本数据类型？A. integerB. realC. stringD. array5. 在VHDL中，以下哪个关键字用于定义进程？A. processB. procedureC. functionD. block6. VHDL中，以下哪个属性用于获取信号的稳定值？A. 'stableB. 'eventC. 'last_valueD. 'delayed7. 在VHDL中，以下哪个语句用于实现条件语句？A. ifB. caseC. selectD. when8. 以下哪个是VHDL中用于描述时序逻辑的语句？A. processB. concurrentC. sequentialD. none of the above9. VHDL中，以下哪个关键字用于定义常量？A. constantB. variableC. signalD. type10. 在VHDL中，以下哪个属性用于获取信号的上升沿？A. 'eventB. 'last_eventC. 'rising_edgeD. 'falling_edge二、简答题（每题5分，共20分）1. 解释VHDL中的实体和结构体的区别。
2. 描述VHDL中进程的工作原理。
3. 什么是VHDL中的并发语句，它们有什么特点？4. 解释VHDL中的信号和变量的区别。
VHDL复习题
VHDL复习题1．什么是VHDL？简述VHDL的发展史。
答： VHDL是美国国防部为电子项目设计承包商提供的，签定合同使用的，电子系统硬件描述语言。
1983年成立VHDL语言开发组，1987年推广实施，1993年扩充改版。
VHDL是IEEE 标准语言，广泛用于数字集成电路逻辑设计。
2．简述VHDL设计实体的结构。
答：实体由实体名、类型表、端口表、实体说明部分和实体语句部分组成。
根据IEEE标准，实体组织的一般格式为：ENTITY 实体名 IS[GENERIC(类型表)；] --可选项[PORT(端口表)；] --必需项实体说明部分； --可选项[BEGIN实体语句部分；]END [ENTITY] [实体名]；3．分别用结构体的3种描述法设计一个4位计数器。
答：用行为描述方法设计一个4位计数器如下，其它描述方法，读者可自行设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY countA ISPORT (clk,clr,en:IN STD_LOGIC;Qa,qb,qc,qd:OUT STD_LOGIC);END countA;ARCHITECTURE example OF countA ISSIGNAL count_4:STD_LOGIC_vector (3 DOWNTO 0);BEGINQa <= count_4(0);Qb <= count_4(1);Qc <= count_4(2);Qd <= count_4(3);PROCESS (clk,clr)BEGINIF (clr = '1' ) THENCount_4 <= "0000";ELSIF (clk'EVENT AND clk = '1' ) THENIF (en = '1' ) THENIF (count_4 = "1111") THENcount_4 <= "0000";ELSEcount_4 <= count_4+ '1';END IF;END IF;END IF;END PROCESS;END example;1．什么叫对象？对象有哪几个类型？答：在VHDL语言中，凡是可以赋于一个值的客体叫对象(object)。
VHDL复习题
VHDL复习题vhdl期末复习题例题：1、74ls669就是拎先行位次的4十一位同步二进制对称以此类推计数器，用vhdl叙述74ls669的逻辑功能（updn就是计数方式掌控）。
libraryieee；useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymy74ls669isport(clk,clr,updn,cin:instd_logic;qa,qb,qc,qd,co:outstd_logic);endmy74ls669; architecturertlofmy74ls669issignalcount_4:std_logic_vector(3downto0);beginqa<=count_4(0);qb<=count_4(1);qc<=count_4(2);qd<=count_4(3);process(clk,clr,updn)--处理可逆计数beginif(clr=‘1’)thencount_4=“0000”elsif(clk’eventandclk=‘1’)thenif(updn＝’1’）thencount_4<=count_4+’1’;--加计数elsecount_4<=count_4-’1’;--减至计数endif;endif;endprocess;process(cin,count_4)--处理进位输出co；beginif(cin=‘1’andcount_4=“1111”)thenco<=‘1’;elseco<=‘0’;endif;endprocess;endrtl;2、十进制计数器(模十计数器)方法一libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount10isport(clk,rst,en：instd_logic;cq：outstd_logic_vector(3downto0);cout：outstd_logic);endcount10;architecturebehaveofcount10isbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3downto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandclk='1'thenifen='1'thenifcqi<9thencqi:=cqi+1;elsecqi:=(others=>'0');endif;endif;endif;ifcqi=9thencout<='1';elsecout<='0';endif;cq<=cqi;endprocess;endbehave;十进制计数器(模十计数器)方法二libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsig ned.all;entitycount10isport(clk:instd_logic;rst:instd_logic;q:outstd_logic_vector(3downto0));endcount10;architecturebehavioralofcount10issignalqn:std_logic_vector(3downto0);beginprocess(cp,rst)beginif(rst='1')thenqn<=\elsif(clk'eventandclk='1')thenif(qn=\qn<=\elseqn<=qn+1;endif;endif;endprocess;q<=qn;endbehavioral;3、模三计数器（3十进制计数器）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter3is port(clk,reset,en:instd_logic;qa,qb:outstd_logic);endcounter3;architecturebehaviorofcounter3issignalcount:std_logic_vector(1downto0);beginprocess(reset,clk)beginifreset='1'thencount(1downto0)<=\elseif(clk'eventandclk='1')thenif(en='1')thenif(count=\count<=\elsecount<=count+1;endif;endif;endif;endif;endprocess;qa<=count(0);qb<=count(1);endbehavior;4、计数器：拎容许端的模12计数器vhdl设计libraryieee；useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount12is port(clk,clr,en:instd_logic;qa,qb,qc,qd:outstd_logic);endcount12;architecturertlofcount12issignalcount_4:std_logic_vector(3downto0);beginqa<=count_4(0);qb<=count_4(1);qc<=count_4(2);qd<=count_4(3);process(clk,clr)beginif(clr=‘1’)thencoun_4<=“0000”;elsif(clk’eventandclk=‘1’)thenif(en=‘1’)thenif(count_4=“1011”)thencount_4<=“0000”;elsecoun_4<=count_4+’1’;endif;endif;endif;endprocess;en drtl;5、带有whenothers项的3―8译码器的行为描述的例子，输出低电平有效。
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一、选择题( A )1．一个项目的输入输出端口是定义在：A. 实体中B. 结构体中C. 任何位置D. 进程体( B)2．描述项目具有逻辑功能的是：A. 实体B. 结构体C. 配置D. 进程( A )3．关键字ARCHITECTURE定义的是：A. 结构体B. 进程C. 实体D. 配置( D )4．VHDL语言中变量定义的位置是：A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置( D )5．VHDL语言中信号定义的位置是：A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置( B )6．变量是局部量可以写在：A. 实体中B. 进程中C. 线粒体D. 种子体中( A )7．变量和信号的描述正确的是：A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别( B )8. 变量和信号的描述正确的是：A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别( )9．对于信号和变量的说法，哪一个是不正确的：A. 信号用于作为进程中局部数据存储单元B. 变量的赋值是立即完成的C. 信号在整个结构体内的任何地方都能适用D. 变量和信号的赋值符号不一样( A )10．下列关于变量的说法正确的是：A.变量是一个局部量，它只能在进程和子程序中使用B.B. 变量的赋值不是立即发生的，它需要有一个δ延时×××××试卷第1页（共××页）C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量D. 变量赋值的一般表达式为：目标变量名<= 表达式( C )11．可以不必声明而直接引用的数据类型是：A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的( C )12．STD_LOGIG_1164中定义高阻的字符是：A. XB. xC. zD. Z( A )13．STD_LOGIG_1164中字符H定义的是：A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值( B )14．使用STD_LOGIG_1164中的数据类型时：A. 可以直接调用B. 必须在库和包集合中声明C. 必须在实体中声明D. 必须在结构体中声明( B )15．关于转化函数说法正确的是：A. 任何数据类型都可以通过转化函数相互转化B. 只有特定类型的数据类型可以转化C. 任何数据类型都不能转化D. 前面说法都是错误的( C )16．VHDL运算符优先级说法正确的是：A. 逻辑运算的优先级最高B. 关系运算的优先级最高C. 逻辑运算的优先级最低D. 关系运算的优先级最低( D )17．VHDL运算符优先级说法正确的是：A. NOT的优先级最高B. AND和NOT属于同一个优先级C. NOT的优先级最低D. 前面的说法都是错误的( D )18．VHDL运算符优先级说法正确的是：A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级( B )19．如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是：A. 0B. 1C. 2D. 不确定( B )20．正确给变量X赋值的语句是：A. X<=A+B;B. X:=A+b;C. X=A+B;D. 前面的都不正确( )21．VHDL文本编辑中编译时出现如下的报错信息，其错误原因是：×××××试卷第2页（共××页）Error: VHDL syntax error: choice value length must match selector expression value lengthA. 表达式宽度不匹配B. 错将设计文件存入了根目录，并将其设定成工程C. 设计文件的文件名与实体名不一致D. 程序中缺少关键词( D )22．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if clk’stable and not clk = ‘1’ then( D )23．在VHDL中，可以用以下哪条语句表示检测clock下降沿：A. clock’ eventB. clock’ event and clock=’1’(上升沿)C. clock=’0’D. clock’ event and clock=’0’( D )24．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A. IEEE库B. VITAL库C. STD库D. WORK工作库( A )25．VHDL常用的库是：A. IEEEB. STDC. WORKD. PACKAGE( B )26．下列语句中，不属于并行语句的是：A. 进程语句B. CASE语句C. 元件例化语句D. WHEN…ELSE…语句( D )27．下面哪一个可以用作VHDL中的合法的实体名：A. ORB. V ARIABLEC. SIGNALD. OUT1( B )28．下列关于CASE语句的说法不正确的是：A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内B. CASE语句中必须要有WHEN OTHERS=>NULLC. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现D. CASE语句执行必须选中，且只能选中所列条件语句中的一条( D )29．VHDL中,为目标变量赋值符号是：A. =:B. =C. <=D. :=( B )30．VHDL语言是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述：A. 器件外部特性B. 器件的内部功能C. 器件的综合约束D. 器件外部特性与内部功能。
×××××试卷第3页（共××页）( A )31．大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能：A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲( C )32．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是：A. FPGA是基于乘积项结构的可编程逻辑器件B. FPGA是全称为复杂可编程逻辑器件C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构( D )33．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：A. CPLD是基于查找表结构的可编程逻辑器件；B. CPLD即是现场可编程逻辑器件的英文简称；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构；( D )34．下列标识符中，哪个是不合法的标识符：A. State0B. 9moonC. Not_Ack_0D. signal( D )35．下列4个VHDL标识符中正确的是：A. 10#128#B. 16#E#E1C. 74HC124D. X_16( D )36．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：A. ①②③④B. ②①④③C. ④③②①D. ②④③①( B )37．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→_____→综合→适配→_____→编程下载→硬件测试：①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A. ③①B. ①②C. ④⑤D. ④②( )38．关于VHDL中的数字，请找出以下数字中最大的一个：A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E1( B )39．下列语句中，不属于并行语句的是：×××××试卷第4页（共××页）A. 进程语句B. CASE语句C. 元件例化语句D. WHEN…ELSE…语句( D )40．在VHDL语言中，下列对进程语句的结构及语法规则描述中，不正确的是：A. PROCESS为一无限循环语句B. 敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C. 当前进程中声明的变量不可用于其他进程D. 进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成( C )41．进程中的信号赋值语句，其信号更新是：A. 按顺序完成B. 比变量更快完成C. 在进程的最后完成D. 都不对二、名词解释题写出下列缩写的中文（或者英文）含义FPGAVHDLHDLCPLDPLDGALLABCLBLUTEDARTLASIC三、简答题1．简述信号与变量的区别2．描述VHDL语言程序的基本结构，并简述各部分的功能3．描述可编程逻辑器件的类型，并简要描述其特点4．比较FPGA 与CPLD 的异同5．简述变量、信号和端口的区别6．简述FPGA的系统结构7．简述CPLD的系统结构四、程序填空题1．以下程序是十进制计数器的VHDL描述，试补充完整。
LIBRARY IEEE;×××××试卷第5页（共××页）USE IEEE. .ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;END CNT10;ARCHITECTURE bhv OF ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)IF THEN -- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0'); -- 置零ELSEQ1 <= Q1 + 1 ; -- 加1END IF;END IF;END PROCESS ;; -- 输出END bhv;2．以下程序是BCD码表示0～99计数器的VHDL描述，试补充完整。