集成电路制造技术-原理与工艺 课后习题答案
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
集成电路制造技术-原理与工艺 课后习题答案
第一单元:3.比较硅单晶锭CZ,MCZ和FZ三种生长方法的优缺点。
答：CZ直拉法工艺成熟，可拉出大直径硅棒，是目前采用最多的硅棒生产方法。
但直拉法中会使用到坩埚，而坩埚的使用会带来污染。
同时在坩埚中，会有自然对流存在，导致生长条纹和氧的引入。
直拉法生长多是采用液相掺杂，受杂质分凝、杂质蒸发，以及坩埚污染影响大，因此，直拉法生长的单晶硅掺杂浓度的均匀性较差。
MCZ磁控直拉法，在CZ法单晶炉上加一强磁场，高传导熔体硅的流动因切割磁力线而产生洛仑兹力，这相当于增强了熔体的粘性，熔体对流受阻。
能生长无氧、均匀好的大直径单晶硅棒。
设备较直拉法设备复杂得多，造价也高得多，强磁场的存在使得生产成本也大幅提高。
FZ悬浮区熔法，多晶与单晶均由夹具夹着，由高频加热器产生一悬浮的溶区，多晶硅连续通过熔区熔融，在熔区与单晶接触的界面处生长单晶。
与直拉法相比，去掉了坩埚，没有坩埚的污染，因此能生长出无氧的，纯度更高的单晶硅棒。
6.硅气相外延工艺采用的衬底不是准确的晶向,通常偏离[100]或[111]等晶向一个小角度,为什么?答：在外延生长过程中，外延气体进入反应器，气体中的反应剂气相输运到衬底，在高温衬底上发生化学反应，生成的外延物质沿着衬底晶向规则地排列，生长出外延层。
气相外延是由外延气体的气相质量传递和表面外延两个过程完成的。
表面外延过程实质上包含了吸附、分解、迁移、解吸这几个环节，表面过程表明外延生长是横向进行的，是在衬底台阶的结点位置发生的。
因此，在将硅锭切片制备外延衬底时，一般硅片都应偏离主晶面一个小角度。
目的是为了得到原子层台阶和结点位置，以利于表面外延生长。
7. 外延层杂质的分布主要受哪几种因素影响？答：杂质掺杂效率不仅依赖于外延温度、生长速率、气流中掺杂剂的摩尔分数、反应室的几何形状等因素，还依赖于掺杂剂自身的特性。
另外，影响掺杂效率的因素还有衬底的取向和外延层结晶质量。
硅的气相外延工艺中，在外延过程中，衬底和外延层之间存在杂质交换现象，即会出现杂质的再分布现象，主要有自掺杂效应和互扩散效应两种现象引起。
集成电路工艺原理答案2-5
第二次作业1．（1）随着MOS 器件尺寸不断缩小，栅氧化层的厚度也必须同时减薄。
在此情况下，请问MOS 器件对Na ＋的玷污的敏感度是增加了还是降低了，为什么？（2）在栅氧化层厚度不断减薄的情况下，对于硅片衬底的掺杂（或者器件沟道区的阈值电压的调整注入），必须采用什么样的措施才能保证器件的阈值电压不变，为什么？答：（1）根据阈值电压2TH FB f oxoxV V φ=+ 当t ox 减小时，C ox 会增加，所以此时同样的载流子数量Q M 对V TH 有更小的影响，即MOS 器件对Na ＋的玷污敏感度会降低。
（2）通过上面的分析，可知，在t ox 减薄时，，C ox 增大，为使V TH 保持不变，衬底（或沟道区掺杂浓度N A 必须增大。
2．2、基于使水（H 2O ）中的氧（O 2）含量达到饱和并以此作为氧化剂的方法，目前已经提出了一种新的清洗程序，即采用H 2O/O 2取代H 2O 2。
假定硅片受到了微量的金、铁和铜原子的玷污，这种新清洗工艺能够有效去除杂质吗？为什么？答：如课文所述，清洗硅片表面金属离子包含了下面的化学原理： z e M Mz +−←⎯→+所以清洗金属离子机理就是使金属离子氧化变成可溶性离子，从而洗去，利用氧化剂来实现清洗硅片就要求此氧化剂的标准氧化势要低于被还原的金属离子，从而使金属离子失去电子。
从下表可知：O 2/H 2O 的氧化势大于Au ，低于Cu 和Fe ，所以O 2/H 2O 氧化剂可以去掉Cu 和Fe ，但无法去除金。
第三次作业1． 对于NA ＝0.6的曝光系统，设K1＝0.6，K2＝0.5，考虑100nm －1000nm 之间的波长，计算其在不同的曝光波长下的理论分辨率和焦深，并作图，图中标出常用的光刻波长（i 线，g 线，KrF ，ArF ），根据计算和图，请说明ArF 对于0.13um 和0.1um 技术是否足够？答：根据公式：10.60.6R k NAλλ==和2220.5()(0.6)DOF k NA λλ=±=±对g 线：λ＝436nm ，则R ＝436nm ，DOF ＝605.6nm 对i 线：λ＝365nm ，则R ＝365nm ，DOF ＝506.9nm 对KrF: λ＝248nm ，则R ＝248nm ，DOF ＝344.4nm 对ArF ：λ＝193nm ，则R ＝193nm ，DOF ＝268.0nm 所得图如下所示：2． 假定某种光刻胶可以MTF ＝0.3分辨图形，如果曝光系统NA ＝0.4，S ＝0.5，则采用i线光源时光刻分辨的最小尺寸是多少？答：由ppt 讲义上图知：MTF ＝0.3，S ＝0.5时，对应空间频率y ＝0.57y o i 线λ＝365nm ，00.41.80/0.610.61*365NA y u nmλ===m 即分辨率是每um 1.80×0.57＝1.02条所以最小线条的分辨尺寸为1/2pitch ＝0.49um ，pitch ＝0.98um第四次作业1． 根据表格1中给定的值计算光刻胶Az －1450的4个波长的CMTF 。
集成电路制造技术原理与工艺[王蔚][习题答案(第3单元)
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PECVD工艺是典型的表面反应速率控制淀积方法，需要精确控制衬底温度。最大特点是工艺温度较低，所淀积薄膜的台阶覆盖性、附着性也好于APCVD和PECVD。但薄膜一般含有氢等气体副产物，质地较疏松，密度低。
由此可得： ，Ea＝2eV,1/kT1=5.18eV-1, 1/kT2=4.70eV-1
得800℃时的淀积速率是: （nm/min）
如果实测值远低于所预期的计算值，表明该工艺在此温度范围不是受表面反应速率限制，而是气相质量输运速率限制，或在700~800℃范围内出现淀积速率由表面反应速率限制向气相质量输运速率限制的转变。而在气相质量输运速率限制温区，温度升高淀积速率只有小幅增加。可通过实测淀积速率反推温度，在所得温度之上进行LPCVD淀积，再测淀积速率，如果和800℃时的淀积速率接近，就表明上述分析是正确的。
第三单元
1.比较APCVD、LPCVD和PECVD三种方法的主要异同？主要优缺点？
答：
从三种方法的工艺原理上看，APCVD、LPCVD是热激活并维持化学反应发生，而PECVD是采用电能将反应气体等离子化从而热激活并维持化学反应发生的。
APCVD工艺温度一般控制在气相质量输运限制区，采用冷壁式反应器，在薄膜淀积过程中应精确控制反应剂成分、计量和气相质量输运过程。主要缺点是有气相反应形成的颗粒物。
7.比较同等掺杂浓度多晶硅和单晶硅电阻率的大小？解释不同的原因。
答：
相同掺杂杂质即使浓度相同多晶硅的电阻率比单晶硅的电阻率高。这是因为多晶硅石油晶粒和晶界组成，在晶粒内部的掺杂原子和在单晶硅中一样是占据替位，有电活性；而晶界上的硅原子是无序状态，掺杂原子多数是无电活性的，且晶粒/晶界之间的杂质分凝导致晶界上杂质浓度高于晶粒内部，因此，在相同掺杂浓度下，多晶硅中有电活性的杂质浓度低于单晶硅，导电能力也就低于单晶硅。另外，晶界上大量的缺陷和悬挂键是载流子陷阱，晶粒中的载流子若陷入晶界之中，对电导就不再起作用。同时晶界上的电荷积累还会造成晶粒边界周围形成载流子耗尽的区域，使其能带发生畸变，产生势垒，降低了多晶硅中载流子的有效迁移率，这也引起导电能力下降，电阻率升高。
集成电路制造技术——原理与工艺
集成电路制造技术——原理与工艺
7
2014年6月，《国家集成电路产业发展推进纲要》
1、集成电路定位
它是信息技术产业的核心，是支撑经济社会发展和保障国家安全的战略性、基础性 和先导性产业，当前和今后一段时期是我国集成电路产业发展的重要战略机遇期和攻坚 期。
2、发展目标
到2015年，集成电路产业销售超3500亿元。移动智能终端、网络通信等部分重点 领域集成电路设计技术接近国际一流水平。32/28纳米（nm）制造工艺实现规模量产， 中高端封装测试销售收入占封装测试业总收入比例达到30%以上，65-45nm关键设备和 12英寸硅片等关键材料在生产线上得到应用。
集成电路制造技术——原理与工艺
《集成电路产业发展白皮书(2015版)》
世界创新三大重点：
一是14nm FinFET工艺芯片正式进入市场，英特尔公司在22nm的FinFET结构三栅 晶体管技术及IBM和意法半导体公司的22nm制程节点中采用的FD-SOI全耗尽技术。 二是3D-NAND存储技术走向商用。 三是可穿戴市场推动无线充电技术走向成熟。无线充电技术已经成为业界“抢攻”的重 点。
2018-2014全球集成电路市场规模及增速
1、2014年全球半导体市场规模达到3331亿美元，同比增长9%，为近四年增速之最。 2、从产业链结构看。制造业、IC设计业、封装和测试业分别占全球半导体产业整体营业收入 的50%、27%、和23%。 3、从产品结构看。模拟芯片、处理器芯片、逻辑芯片和存储芯片2014年销售额分别442.1 亿美元、622.1亿美元、859.3亿美元和786.1亿美元，分别占全球集成电路市场份额的 16.1%、22.6%、32.6%和28.6%。
到2020年，全行业销售收入年均增速超过20%，移动智能终端、网络通信、云计 算、物联网、大数据等重点领域集成电路设计技术达到国际领先水平，16/14nm制造工 艺实现规模量产，封装测试技术达到国际领先水平，关键装备和材料进入国际采购体系。
集成电路工艺原理课后作业
集成电路工艺原理课后作业第一章1.单晶Si片的制备工艺流程答：a）石英沙⇒冶金硅（粗硅）：SiO2+C⇒Si+CO2；b) 冶金硅粉末+HCl⇒三氯硅烷：将冶金硅压碎，制成冶金硅粉，通过与无水HCl 反应生成粗三氯硅烷，利用各组分沸点的不同来达到分离杂质的目的，通过气化和浓缩提纯三氯硅烷；c) 三氯硅烷+H2⇒多晶电子纯硅：精馏后的三氯硅烷，被高纯度H2带入“西门子反应器”还原。
d) 熔融的多晶电子纯硅（EGS）⇒单晶硅锭：①直拉法②区熔法e) 整型处理：去掉两端、径向研磨、定位边；单晶硅锭切片、磨片倒角、刻蚀、抛光；激光刻号，封装。
2.两种拉单晶的方法（CZ、FZ）及其特点答：直拉法：在石英坩埚中将多晶硅熔融，上面用单晶硅籽晶直接拉成单晶硅锭。
特点：便宜；大的硅片尺寸（直径300mm）；材料可回收利用。
区熔法：将材料局部熔化，形成狭窄的熔区，然后令熔区沿着材料缓慢移动，利用分凝现象来分离杂质，生长单晶体。
特点：更纯的单晶硅（无坩埚）；更贵，硅片尺寸小（150mm）；主要用于功率器件。
3.单晶硅中硅的原子密度答：8/a3＝5×1022/cm34.在硅半导体中形成替位式杂质的条件，可能的掺杂元素主要哪些？答：形成替位式杂质的条件：（1）原子大小：与原晶格上的原子大小接近。
（2）原子外部电子壳层和晶体结构具有相似性。
可能元素：Ⅲ、Ⅴ族元素B、P、As。
第二章1.热氧化法答：Si与氧或水汽等氧化剂在高温下发生化学反应生成SiO2。
2.SiO2在集成电路中的应用主要哪些？答：①自然层：无用②屏蔽层：离子注入③遮蔽层：扩散④场区氧化层及介局部氧化物：隔离⑤衬垫层：避免氮化物的强应力在Si中缺陷⑥牺牲层：消除Si表面缺陷。
⑦栅氧化层：栅极介质层。
⑧阻挡层：浅沟隔离STI。
3.热氧化法常用的氧化源有哪些？采用不同氧化源制备SiO2，其各自的特点是什么？答：①氧气（干氧氧化，薄膜均匀致密，生长速率慢）②水汽（水汽氧化，生长速率快，薄膜疏松，特性不好）③氢气与氧气（水汽氧化、湿氧氧化，氢气氧气摩尔比不同时，效果介于前两种之间）④含氯气体（掺入其它氧化剂中，使栅氧中可移动离子最小）4.在集成电路工艺中，制备厚的SiO2层主要采用什么氧化方式，其主要优点是什么？答：采用的是干氧-湿氧-干氧相结合的氧化方式。
集成电路制造技术原理与工艺王蔚习题答案第1单元资料
第一单元 习题1. 以直拉法拉制掺硼硅锭，切割后获硅片，在晶锭顶端切下的硅片，硼浓度为3×1015atoms/cm 3。
当熔料的90％已拉出，剩下10％开始生长时，所对应的晶锭上的该位置处切下的硅片，硼浓度是多少?已知：C 0B =3×1015atoms/cm 3；k B =0.35；由ls C C k =得： 硅熔料中硼的初始浓度为：C 0l = C 0B / k B =3×1015 /0.35≈8.57×1015 atoms/cm 3；由10)1(--=k s X kC C 得：剩下10％熔料时，此处晶锭的硼浓度为：C 90%B = k B C 0l ×0.1 kB-1= 0.35×8.57×1015×0.10.35-1=1.34×10162. 硅熔料含0.1％原子百分比的磷，假定溶液总是均匀的，计算当晶体拉出10％，50％，90％时的掺杂浓度。
已知：硅晶体原子密度为：5×1022 atoms/cm 3, 含0.1％原子百分比的磷, 熔料中磷浓度为： C 0p =5×1022 ×0.1％=5×1019atoms/cm 3；k p =0.8由10)1(--=k s X kC C 计算得：C 10%p = k P C 0p ×0.9 kp-1=0.8×5×1019×0.9-0.2=4.09×1019 atoms/cm 3C 50%p =0.8×5×1019×0.5-0.2=4.59×1019 atoms/cm 3C 90%p =0.8×5×1019×0.1-0.2=6.34×1019 atoms/cm 33. 比较硅单晶锭CZ 、MCZ 和FZ 三种生长方法的优缺点？答：CZ 法工艺成熟可拉制大直径硅锭，但受坩锅熔融带来的O 等杂质浓度高，存在一定杂质分布，因此，相对于MCZ 和FZ 法，生长的硅锭质量不高。
集成电路制造技术——原理与工艺
2018-2014全球集成电路市场规模及增速
1、2014年全球半导体市场规模达到3331亿美元，同比增长9%，为近四年增速之最。 2、从产业链结构看。制造业、IC设计业、封装和测试业分别占全球半导体产业整体营业收入 的50%、27%、和23%。 3、从产品结构看。模拟芯片、处理器芯片、逻辑芯片和存储芯片2014年销售额分别442.1 亿美元、622.1亿美元、859.3亿美元和786.1亿美元，分别占全球集成电路市场份额的 16.1%、22.6%、32.6%和28.6%。
4、保障措施
成立国家集成电路产业发展领导小组，国务院副总理马凯任组长，工业化信息化部 部长苗圩任副组长。
设立国家产业投资基金，已成功吸引了金融机构、民营企业等各方出资，募资已超 1000亿；已向紫光集团投资合计300亿元。
加大金融支持力度。 加大人才培养和引进力度。
集成电路制造技术——原理与工艺
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产业现状-全球
集成电路制造技术——原理与工艺
10 现代光 刻技术
11 刻1蚀6
本课程学习目的？
1、掌握集成电路工艺设计、工艺集成流程。 2、清楚各种工艺设备及各工艺环节。 3、了解集成电路产业和技术发展。 4、了解集成电路封装和电学测试。
集成电路制造技术——原理与工艺
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如何学习本课程？
1、这是一门工程学科，不是理论基础课程。 2、更多关注领域前沿，结合实际应用学习。
集成电路制造技术——原理与工艺
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1947年：美国贝尔实验室的约翰·巴丁、布拉顿、肖克莱三人发明了晶体 管，这是微电子技术发展中第一个里程碑； 1950年：结型晶体管诞生 1950年： R Ohl和肖克莱发明了离子注入工艺；1951年：场效应晶体管发 明；1956年：C S Fuller发明了扩散工艺。
(整理)集成电路制造技术原理与工艺王蔚习题答案第2单元
第二单元习题解答1.SiO2膜网络结构特点是什么？氧和杂质在SiO2网络结构中的作用和用途是什么？对SiO2膜性能有哪些影响？二氧化硅的基本结构单元为Si-O四面体网络状结构，四面体中心为硅原子，四个顶角上为氧原子。
对SiO2网络在结构上具备“长程无序、短程有序”的一类固态无定形体或玻璃体。
半导体工艺中形成和利用的都是这种无定形的玻璃态SiO2。
氧在SiO2网络中起桥联氧原子或非桥联氧原子作用，桥联氧原子的数目越多，网络结合越紧密，反之则越疏松。
在连接两个Si-O四面体之间的氧原子掺入SiO2中的杂质，按它们在SiO2网络中所处的位置来说，基本上可以有两类：替代（位）式杂质或间隙式杂质。
取代Si-O四面体中Si原子位置的杂质为替代（位）式杂质。
这类杂质主要是ⅢA，ⅤA元素，如B、P等，这类杂质的特点是离子半径与Si原子的半径相接近或更小，在网络结构中能替代或占据Si原子位置，亦称为网络形成杂质。
由于它们的价电子数往往和硅不同，所以当其取代硅原子位置后，会使网络的结构和性质发生变化。
如杂质磷进入二氧化硅构成的薄膜称为磷硅玻璃，记为PSG；杂质硼进入二氧化硅构成的薄膜称为硼硅玻璃，记为BSG。
当它们替代硅原子的位置后，其配位数将发生改变。
具有较大离子半径的杂质进入SiO2网络只能占据网络中间隙孔（洞）位置，成为网络变形（改变）杂质，如Na、K、Ca、Ba、Pb等碱金属、碱土金属原子多是这类杂质。
当网络改变杂质的氧化物进入SiO2后，将被电离并把氧离子交给网络，使网络产生更多的非桥联氧离子来代替原来的桥联氧离子，引起非桥联氧离子浓度增大而形成更多的孔洞，降低网络结构强度，降低熔点，以及引起其它性能变化。
2.在SiO2系统中存在哪几种电荷？他们对器件性能有些什么影响？工艺上如何降低他们的密度？在二氧化硅层中存在着与制备工艺有关的正电荷。
在SiO2内和SiO2-Si界面上有四种类型的电荷：可动离子电荷：Q m；氧化层固定电荷：Q f；界面陷阱电荷：Q it；氧化层陷阱电荷：Q Ot。
集成电路制造技术习题答案(第3单元)
第三单元 习题1. 比较APCVD 、LPCVD 和PECVD 三种方法的主要异同？主要优缺点？答：从三种方法的工艺原理上看，APCVD 、LPCVD 是热激活并维持化学反应发生，而PECVD 是采用电能将反应气体等离子化从而热激活并维持化学反应发生的。
APCVD 工艺温度一般控制在气相质量输运限制区，采用冷壁式反应器，在薄膜淀积过程中应精确控制反应剂成分、计量和气相质量输运过程。
主要缺点是有气相反应形成的颗粒物。
LPCVD 工艺温度一般控制在表面反应限制区，对反应剂浓度的均匀性要求不是非常严格，对温度要求严格。
因此多采用热壁式反应器，衬底垂直放置，装载量大，更适合大批量生产，气体用量少，功耗低，降低了生产成本。
颗粒污染现象也好于APCVD 。
PECVD 工艺是典型的表面反应速率控制淀积方法，需要精确控制衬底温度。
最大特点是工艺温度较低，所淀积薄膜的台阶覆盖性、附着性也好于APCVD 和PECVD 。
但薄膜一般含有氢等气体副产物，质地较疏松，密度低。
2. 有一特定LPCVD 工艺，在700℃下受表面反应速率限制，激活能为2eV ，在此温度下淀积速率为100nm/min 。
试问800℃时的淀积速率是多少?如果实测800℃的淀积速率值远低于所预期的计算值，可以得出什么结论？可以用什么方法证明？ 已知，薄膜淀积速率由表面反应控制时，有：NY C k N C k G T s s s ==，kT E s e k k /0a -=, 1/k=5040K/eV 由此可得：)11(//211221kT kT E kT E kT E a a a e ee G G ---==，E a ＝2eV , 1/kT 1=5.18 eV -1, 1/kT 2=4.70 eV -1 得800℃时的淀积速率是: 262100)70.418.5(22=⨯=-e G （nm/min ）如果实测值远低于所预期的计算值，表明该工艺在此温度范围不是受表面反应速率限制，而是气相质量输运速率限制，或在700~800℃范围内出现淀积速率由表面反应速率限制向气相质量输运速率限制的转变。
集成电路制造技术习题解答(第4单元)
复习题1.ULSI中对光刻技术的基本要求？答：一般来说，在ULSI中对光刻技术的基本要求包括五方面：①高分辨率。
随着集成电路集成度的不断提高，加工的线条越来越精细，要求光刻的图形具有高分辨率。
在集成电路工艺中，通常把线宽作为光刻水平的标志，一般也可以用加工图形线宽的能力来代表集成电路的工艺水平。
②高灵敏度的光刻胶。
光刻胶的灵敏度通常是指光刻胶的感光速度。
在集成电路工艺中为了提高产品的产量，希望曝光时间愈短愈好。
为了减小曝光所需的时间，需要使用高灵敏度的光刻胶。
光刻胶的灵敏度与光刻胶的成份以及光刻工艺条件都有关系，而且伴随着灵敏度的提高往往会使光刻胶的其它属性变差。
因此，在确保光刻胶各项属性均为优异的前提下，提高光刻胶的灵敏度已经成为了重要的研究课题。
③低缺陷。
在集成电路芯片的加工过程中，如果在器件上产生一个缺陷，即使缺陷的尺寸小于图形的线宽，也可能会使整个芯片失效。
通常芯片的制作过程需要经过几十步甚至上百步的工序，在整个工艺流程中一般需要经过10~20次左右的光刻，而每次光刻工艺中都有可能引入缺陷。
在光刻中引入缺陷所造成的影响比其他工艺更为严重。
由于缺陷直接关系到成品率，所以对缺陷的产生原因和对缺陷的控制就成为重要的研究课题。
④精密的套刻对准。
集成电路芯片的制造需要经过多次光刻，在各次曝光图形之间要相互套准。
ULSI中的图形线宽在1μm以下，因此对套刻的要求也就非常高。
一般器件结构允许的套刻精度为线宽的±10%左右。
这种要求单纯依靠高精度机械加工和人工手动操作已很难实现，通常要采用自动套刻对准技术。
⑤对大尺寸硅片的加工。
集成电路芯片的面积很小，即便对于ULSI的芯片尺寸也只有1~2cm2左右。
为了提高经济效益和硅片利用率，一般采用大尺寸的硅片，也就是在一个硅片上一次同时制作很多完全相同的芯片。
采用大尺寸的硅片带来了一系列的技术问题。
对于光刻而言，在大尺寸硅片上满足前述的要求难度更大。
而且环境温度的变化也会引起硅片的形变（膨胀或收缩），这对于光刻也是一个难题。
(集成电路原理)作业习题与答案
2020/11/9
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第1章 集成电路的基本制造工艺
1. 四层三结的结构的双极型晶体管中隐埋层的作用？ 2. 在制作晶体管的时候，衬底材料电阻率的选取对器件
有何影响？ 3. 简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4. 简述硅栅p阱CMOS的光刻步骤？ 5. 以P阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6. 以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
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5. 以P阱CMOS工艺为基础的BiCMOS的有哪些不足？
NPN晶体管电流增益小；
集电极的串联电阻很大;
NPN管C极只能接固定电位，从而限制了NPN管的使用。
2020/11/9
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6. 以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？
并请提出改进方法。
PMOS
P+ P+ N阱
NMOS N+ N+ P- SUB
SiO2隔离岛
P-well
♣ 淀积氮化硅 光刻有源区 场区氧化 去除有源区氮化硅及二氧化硅
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deposited nitride layer
2020/11/9
有源区
有源区光刻板 N型P型MOS制作区域
(漏-栅-源)
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1） 淀积氮化硅：
P-well
氧化膜生长（湿法氧化）
2） 光刻有源区：
P-well
纵向NPN EB C
N+
N+
P
N阱
在现有N阱 CMOS工艺 上增加一块
掩膜板
优点：
• NPN具有较薄的基区，提高了其性能；
• N阱使得NPN管C极与衬底隔开，可根据电路需要接电位；
中国大学mooc集成电路制造技术课后的检测答案
中国大学mooc集成电路制造技术课后的检测答案1.集成电路基本制造技术是那些？硅片制造中要注意哪些问题？其主要的工艺步骤是那些？集成电路制造技术，包括硅材料、薄膜制备、外延、氧化、掺杂、淀积、掩模制造、光刻、切割、封装等技术。
随着单晶硅圆片直径越来越大，制造集成电路会出现以下问题：（1）硅片电参数径向均匀性质差：在大直径单晶发展过程中，结晶前经受熔硅波动的影响较难保持稳定。
（2）硅片平整度的问题：大直径硅片在应力作用下容易翘曲。
（3）采用低温加工环境：为了防止因杂质原子的扩散引起结构的退化，在集成电路制造过程中应尽量降低加工温度，如果加工环境温度过高会加速缺陷的产生和重构，因此为了抑制硅片中工艺诱发缺陷的产生，也应当尽可能用低温加工环境进行制造。
其主要的工艺步骤：1.单晶生长：用直拉法生长单晶的装置是拉晶炉或单晶炉。
2.拉晶过程可以分为：（1）熔硅，熔硅需要一定的时间，熔融硅中掺入杂质挥发量大，故坩埚熔化也严重，坩埚位置调节很重要。
需严格控制熔硅过程。
（2）引进，将籽晶与熔硅接触，若熔硅温度合适熔硅很快浸润籽晶，并沿籽晶垂直攀缘而上，籽晶与熔硅长时间接触，既不会进一步熔化，也不会生长。
（3）收颈，观察弯曲面形状，如果适当，就开始将籽晶慢慢向上提拉。
形成细而长的颈部，有利于抑制错位从籽晶向颈部以下晶体延伸。
（4）放肩，根据引颈时的温度变化，随时测量直径，保持温度稳定，尽可能长成平肩。
（5）收肩（转肩）。
当肩部直径约比需要的单晶直径小3~5mm时，将提拉速度提高，使直径增长速度降低，保持熔硅液面始终在相对固定的位置上。
（6）等径生长，当直径达到要求后，在自动控制下开始等直径生长。
（7）收尾，当坩埚中剩量达到控制下限时，逐渐升温使尾部生长成形。
3.硅片制备从单晶硅锭到硅片抛光需要经过多次机械加工和化学腐蚀，表面抛光以及清洗，检测和若干其他辅助工艺。
其主要工艺如下：（1）晶向测定在籽晶切割，定位面研磨和切片操作之前，需要进行定向，使晶向及其偏差范围符合工艺规范要求，用X射线衍射定向法测定。
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8.硅芯片为避免芯片沾污，可否最后热氧化一层 SiO2 作为保护膜？ 为什么？
答：不可以。Si的热氧化是高温工艺，硅器件芯片完成后再进行高温工艺会因金
属电极的氧化、杂质再分布等原因损害器件性能、甚至使其彻底 氧化需要消耗衬底硅，器件表面无硅位置生长不出氧化层。
效。另外，热
16. 在1050°C湿氧气氛生长1um厚氧化层，计算所需要时间。若抛物线型速率 系数与氧化气压成正比，分别计算计算5个、20个大气压下的氧化时间。 P81 [100] A 0.295 m ， B 0.413 m [111] A 0.18 m ， B 0.415 m
工艺 APCVD (常压 CVD) 反应简单 淀积速度快 低温 高纯度和均匀性， 一致的台阶覆盖能力，大 的硅片容量 优点 缺点 台阶覆盖能力差, 有颗粒沾污 低产出率 高温，低的淀积速率，需 要更多的维护，要求真空 系统支持 应用 低温二氧化硅 (掺杂或不掺杂).
LPCVD (低压 CVD) 等离子体辅助 CVD: 等离子体增强 CVD (PECVD) 高密度等离子体 CVD (HDPCVD)
8.异质外延对衬底和外延层有什么要求？
答：1.衬底与外延层不发生化学反应，不发生大量的相互溶解现象；
2.衬底与外延层热力学参数相匹配，即热膨胀系数接近。以避免外延层由生 长温度冷却至室温时，产生残余热应力，界面位错，甚至外延层破裂。 3.衬底与外延层晶格参数相匹配，即晶体结构，晶格常数接近，以避免晶格 参数不匹配引起的外延层与衬底接触的界面晶格缺陷多和应力大的现象。
异同点： APCVD，是最早出现的 CVD 工艺，其淀积过程在大气压力下进行，主要用于二氧 化硅薄膜的制备。由质量输运控制淀积速率。 LPCVD，与 APCVD 相比增加了真空系统，气压在 1-10-2Torr 之间进行的 CVD。可 淀积多晶硅、氮化硅、二氧化硅、PSG、BPSG、W 等。淀积速率受表面反应控制， 对温度非常敏感，气体分压，气流速对淀积速率也有影响。LPCVD 和 APCVD 一 样都是以热激活方式淀积薄膜的 CVD 工艺方法。 PECVD，采用等离子体技术把电能耦合到气体中，激活并维持化学反应进行薄膜 的一种工艺方法。 等离子增强化学气相淀积就是利用等离子体来增强较低温度下 化学反应速率的。 淀积速率是表面反应控制，精确控制衬底温度：温度变化对 薄膜厚度均匀性影响很大。 优缺点：
第一单元:
3.比较硅单晶锭 CZ,MCZ 和 FZ 三种生长方法的优缺点。
答： CZ 直拉法工艺成熟，可拉出大直径硅棒，是目前采用最多的硅棒生产方法。 但直拉法中会使用到坩埚，而坩埚的使用会带来污染。同时在坩埚中，会有自然 对流存在，导致生长条纹和氧的引入。直拉法生长多是采用液相掺杂，受杂质分 凝、杂质蒸发，以及坩埚污染影响大，因此，直拉法生长的单晶硅掺杂浓度的均 匀性较差。 MCZ 磁控直拉法，在 CZ 法单晶炉上加一强磁场，高传导熔体硅的流动因切 割磁力线而产生洛仑兹力，这相当于增强了熔体的粘性，熔体对流受阻。能生长 无氧、均匀好的大直径单晶硅棒。设备较直拉法设备复杂得多，造价也高得多， 强磁场的存在使得生产成本也大幅提高。 FZ 悬浮区熔法，多晶与单晶均由夹具夹着，由高频加热器产生一悬浮的溶 区，多晶硅连续通过熔区熔融，在熔区与单晶接触的界面处生长单晶。与直拉法 相比，去掉了坩埚，没有坩埚的污染，因此能生长出无氧的，纯度更高的单晶硅 棒。
6. 硅气相外延工艺采用的衬底不是准确的晶向 , 通常偏离 [100] 或 [111]等晶向一个小角度,为什么?
答： 在外延生长过程中， 外延气体进入反应器， 气体中的反应剂气相输运到衬底，
在高温衬底上发生化学反应， 生成的外延物质沿着衬底晶向规则地排列， 生长出 外延层。 气相外延是由外延气体的气相质量传递和表面外延两个过程完成的。 表面 外延过程实质上包含了吸附、分解、迁移、解吸这几个环节，表面过程表明外延 生长是横向进行的，是在衬底台阶的结点位置发生的。因此，在将硅锭切片制备 外延衬底时，一般硅片都应偏离主晶面一个小角度。目的是为了得到原子层台阶 和结点位置，以利于表面外延生长。
16.以铝互连系统作为一种电路芯片的电连系统时，若分别采用真空 蒸镀和磁控溅射工艺淀积铝膜， 应分别从哪几个方面来提高其台阶覆 盖特性？ 真空蒸镀： 通过衬底加热和衬底旋转能够改善真空蒸镀的台阶覆盖特 性。P214
磁控溅射：充分升高衬底温度，在衬底上加射频电压，采用强迫填充 技术，采用准直溅射技术。P224
是在高真空溅射时，在衬底正上方插入一块高纵横比 孔的平板，称为准直器。溅射原子的平均自由程足够 长，则在准直器与衬底之间几乎不会发生碰撞。因 此， 。 。 。
PECVD 是如何利用等离子体的？
等离子增强化学气相淀积是采用等离子体技术把电能耦合到气体中， 激活并维持 化学反应进行薄膜的一种工艺方法。 衬底吸附等离子体内活泼的中性原子团与游 离基，在表面发生化学反应生成薄膜物质，并不断受到离子和电子轰击，容易迁 移、重排，使得淀积薄膜均匀性好，填充小尺寸结构能力强。
答：通常情况下，气体处于中性状态，只有极少的分子受到高能宇宙射线的激发 而电离。在没有外加电场时，这些电离的带点粒子与气体分子一样，作杂乱无章 的热运动。当有外加电场时，气体中的自然产生的离子和电子做定向移动，运动 速度随着电压增加而加快，电流也就随着电压的增加而线性增大。当电压足够大 到一定时，出现辉光放电现象，气体突然发生击穿现象，使得气体具有一定导电 能力。此时的气体由正离子、电子、光子以及原子、原子团、分子及它们的激发 态所组成的混合气体， 宏观上呈现电中性。这种具有一定导电能力的混合气体就 是等离子体。
10.比较分子束外延（MBE）生长硅与气相外延（VPE）生长硅的优缺 点。
答：MBE 的特点： 超高真空度达 10-9~10-11Torr ，外延过程污染少，外延层洁净。 温度低，(100)Si 最低外延温度 470K，所以无杂质的再分布现象。 外延分子由喷射炉喷出，速率可调，易于控制，可瞬间开 / 停，能生长极薄 外延层，厚度可薄至 Å 量级。 设备上有多个喷射口，可生长多层、杂质分布复杂的外延层，最多层数可达 104 层。 在整个外延过程中全程监控，外延层质量高。 MBE 多用于外延结构复杂、外延层薄的异质外延。 设备复杂、价格昂贵 分子束外延与气相外延相比： 1．衬底温度低，没有自掺杂效应，因而扩散效应带来的杂质再分布现象也 很弱。 2．外延生长室真空度超高，非有意掺入的杂质浓度也非常低。 3． 外延生长杂质的掺入与停止是由喷射炉控制的， 在外延界面没有过渡区。
2
2
h
h
解：
氧化层生长2 B(t )
已知 0 ， A 0.18 m ， B 0.415 m 所以
2
h
， xSiO2 1 m
t 2.84 h
抛物线型速率B T1=t/5, T2=t/20
第三单元
1.比较 APCVD、LPCVD 和 PECVD 三种方法的主要异同和主要优缺点？
7. 外延层杂质的分布主要受哪几种因素影响？
答：杂质掺杂效率不仅依赖于外延温度、生长速率、气流中掺杂剂的摩尔分数、 反应室的几何形状等因素，还依赖于掺杂剂自身的特性。另外，影响掺杂效率的 因素还有衬底的取向和外延层结晶质量。硅的气相外延工艺中，在外延过程中， 衬底和外延层之间存在杂质交换现象， 即会出现杂质的再分布现象， 主要有自掺 杂效应和互扩散效应两种现象引起。
高温二氧化硅 (掺杂或不掺 杂),氮化硅、多晶硅等
低温，快速淀积，好的台 阶覆盖能力，好的间隙填 充能力
要求 RF 系统，高成本， 压力远大于张力，化学物 质（如 H2）和颗粒沾污
高的深宽比间隙的填充，金 属上的 SiO2,ILD-1,ILD, 为了双镶嵌结构的铜籽晶 层，钝化( Si3N4).
5.等离子体是如何产生的？
第二单元
3. 欲对扩散杂质起有效的屏蔽作用,对 SiO2 膜有何要求? 答:硅衬底上的 SiO2 要能够当做掩膜来实现定域扩散，需要 xSiO2 满足 下列条件： 预生长的 SiO2 膜具有一定的厚度， 同时杂质在衬底硅中的 扩散系数 DSi 要远远大于其在 SiO2 中的扩散系数 DSiO2，而且 SiO22 表 面杂质浓度与 Si/ SiO2 界面杂质浓度之比达到一定数值，可保证 SiO2 膜起到有效的掩膜作用。