第五章 时序逻辑电路
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数字电子技术基础第五章
4. 画状态转换图和时序图 圆圈内表示 Q2 Q1 Q0 的状态；箭头 表示电路状态转换的方向；箭头上方的 Q2 Q1 Q0 “ x / y ”中，x 表示转换所需的输入变 量取值， y/ 0 表示现态下的输出值。本例 /0 /0 /0 /0 000 001 中没有输入变量，故 010 011 101 x100 处空白。 /1 x/y 现
电路工作前加负脉冲清零；工作时应置 RD = 1。 FF0 1J C1 1K R
FF1 1J C1 1K R
1
Q0
Q1
CP RD
FF2 1J Q2 C1 1K R Q2
Y
EXIT
时序逻辑电路
1. 写方程式 (1) 输出方程 Y = Q2n Q0n (2) 驱动方程 J0 = K0 = 1 J1 = K1 = Q2n Q0n J2 = Q1n Q0n ， K2 = Q0n (3) 状态方程 代入 Q J0 n= K0 = 1 n Q 2 n FF 0 FF FF n +1 n 2 0 1 n n nQ n Q0 =J J Q + K Q n n K = 1 Q + 1 Q 0 0 0 0 Q0 Q0 0 & 1J Q 0 0 1 & 1J 0 =Q 2 2 n 1 1J 代入 J1 = K1 = Q2 Q0n C1 n + K Q nC1 n Q n C1 n Q1n+1 = J Q = Q 1 1 1 1 2 0 Q1 1K 1K & 1K n+ Q n Q n n +K n = Q nQ nQ R R R Q2n+1 = Q K Q JJ 1 0 2 0Q 2 2 2 2 2 2 2 CP 2 RD 代入 J2 = Q1n Q0n ，K2 = Q0n Q0n Y
王海光数字电子技术基础 第5章 时序逻辑电路
与触发器的对应关系，还应给出排序示范
图 （ 如 图 5.1.2 示 范 图 圆 圈 中 标 注 的 Q3Q2Q1 ），对含多个输入输出端的时序
电路，也应在示范图中标出（如图5.1.2中
指向线上标注的/Y）。
5.1.1 时序逻辑电路的人工分析
（5）电路功能判断说明。
对电路功能的判断应结合输入输出信号的具体物理含义来
5.1.1 时序逻辑电路的人工分析
*二、异步时序逻辑电路的分析
与同步时序电路不同的是，异步时序电路中的所有触发 器并非由同一时钟源触发，所以在根据电路的现态计算电路 的次态时，应特别注意各个触发器的时钟条件是否具备。只 有时钟条件具备的触发器才会按状态方程描述的逻辑关系转
换成次态，否则将维持现态不变。为此在分析异步时序电路
组合逻辑电路
Y1 Yj
Z Zk 存储电路
图5.0.1 时序逻辑电路结构示意框图
这四种信号之间的逻辑关系可用以下三个向量函数表示： 输出方程：Y（tn）=F1[X（tn），Q（tn）]
驱动方程：Z（tn）=F2[X（tn），Q（tn）]
状态方程： Q（tn+1）=F3[Z（tn），Q（tn）] 式中tn、tn+1是对电路进行考察的两个相邻的离散时间。
5.1.1 时序逻辑电路的人工分析
一、同步时序逻辑电路的分析 导出同步时序电路的状态转换表、状态转换图和时序波 形图，判断时序电路逻辑功能的通常步骤：
1．根据给定的时序电路列出电路的输出方程和驱动方程组。 2．将各个驱动方程代入对应触发器的特性方程得到整个时序 电路的状态方程组。 3．根据电路的状态方程组计算列出电路的状态转换表。 4．根据电路的状态转换表画出状态转换图或时序波形图。 5．根据状态转换图或时序波形图说明电路的逻辑功能，判断 电路能否自启动。
时序逻辑电路 课件
1
工作特点：随CP的不断输入， 0 电路递减计数。（略）
0X 0X 1X 1X C Q3 Q2 Q1 Q0 CP RD 74LS161 EP LD D3 D2 D1 D0 ET
X0 X0 X1 X1
4、四位二进制可逆计数器74LS191
逻辑符号 C/B Q3 Q2 Q1 Q0 CPI S 74LS191 CPO LD D3 D2 D1 D0 U/D （二） 同步十进制计数器
1、写输出方程 2、写驱动方程 3、写状态方程 4、填状态转换表
5、画状态转换图 6、画时序波形图 7、分析其功能 8、检查自启动
二、举例
CP
试分析下图时序电路的逻辑功能。
1J Q1
1J Q2
1J Q3 &
1Y
C1
1K
Q1 &
C1 Q2 1K
C1 Q3 1K
解： 1）输出方程 Y = Q3Q2
2）驱动方程
一、同步计数器
(一) 同步二进制计数器
1、同步二进制加法计数器（四块T触发器组成）
C
Q3
Q2
Q1
Q0
&
C1 1N
C1 1N
C1 1N
C1 1N
CP
T3
T2
&
&
T1 T0=1
(1) 输出方程
C=Q3Q2Q1Q0
(2) 驱动方程
T0=1； T1=Q0； T2=Q1Q0； T3=Q2Q1Q0
(3)时序波形图
1
1110 1111
0111 1010
1000 1011
1001 0110
❖状态转换图（Q3Q2Q1Q0 / Y）
0000 /0 0001 /0 0010
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图5-3 4位寄存器74LS175的逻辑图
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2. 移位寄存器 移位寄存器不仅具有存储的功能，而且还有移位功能，可以 用于实现串、并行数据转换。如图5-4所示为4位移位寄存器 的逻辑图。
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5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
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[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
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解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
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图5-5 同步二进制加法计数器的数时字电序子图技术时序逻辑电路
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图5-8 同步4位二进制加法计数器74LS16数1字的电逻子技辑术图时序逻辑电路
表5-1 同步4位二进制加法计数器74LS161的功能表
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写驱动方程：
写状态方程：
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列状态转换表：
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画状态转换图：
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5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
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图5-2 双2位寄存器74LS75的逻辑图
第5章 时序逻辑电路
n J 1 = Q0
n K1 = Q0
J2 = Q Q
n 0
n 1
n K 2 = Q0 Q1n
(2) 求各个触发器的状态方程。JK触发器特性方程为 Qn+1=
Q
n +1
= J Q + KQ (CP ↓)
n n
将对应驱动方程式分别代入JK触发器特性方程式， 进行化简变换可得状态方程：
n n n n Q0 +1 = J 0 Q0 + K 0Q0 = Q0 (CP ↓)
从图5.4（a）所示状态图可知：随着CP脉冲的递增, 不论 从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进 入同一个循环过程， 而且此循环过程中包括四个状态，并且 状态之间是递增变化的。 当 Q1Q0= 11时，输出Z = 1；当Q1Q0取其他值时，输出Z = 0; 在Q1Q0变化一个循环过程中，Z = 1只出现一次，故Z为进 位输出信号。 综上所述，此电路是带进位输出的同步四进制加法计数器 电路。
时序电路结构框图如图5.2所示。它由两部分组成: 一部分是由逻辑门构成的组合电路，另一部分是由触发 器构成的、具有记忆功能的反馈支路或存储电路。 图中, A0～Ai代表时序电路输入信号，Z0～Zk代表时序电路输出 信号，W0～Wm代表存储电路现时输入信号，Q0～Qn代表 存储电路现时输出信号，A0～Ai和Q0～Qn共同决定时序 电路输出状态Z0～Zk。
状态表 表5.4 状态表 cp ↓
n Q2
Q1n
0 0 1 1 0 0 1 1
n Q0
n Q2 +1 Q1n +1 Q0n +1
↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
0 0 0 0 1 1 1 1
n K1 = Q0
J2 = Q Q
n 0
n 1
n K 2 = Q0 Q1n
(2) 求各个触发器的状态方程。JK触发器特性方程为 Qn+1=
Q
n +1
= J Q + KQ (CP ↓)
n n
将对应驱动方程式分别代入JK触发器特性方程式， 进行化简变换可得状态方程：
n n n n Q0 +1 = J 0 Q0 + K 0Q0 = Q0 (CP ↓)
从图5.4（a）所示状态图可知：随着CP脉冲的递增, 不论 从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进 入同一个循环过程， 而且此循环过程中包括四个状态，并且 状态之间是递增变化的。 当 Q1Q0= 11时，输出Z = 1；当Q1Q0取其他值时，输出Z = 0; 在Q1Q0变化一个循环过程中，Z = 1只出现一次，故Z为进 位输出信号。 综上所述，此电路是带进位输出的同步四进制加法计数器 电路。
时序电路结构框图如图5.2所示。它由两部分组成: 一部分是由逻辑门构成的组合电路，另一部分是由触发 器构成的、具有记忆功能的反馈支路或存储电路。 图中, A0～Ai代表时序电路输入信号，Z0～Zk代表时序电路输出 信号，W0～Wm代表存储电路现时输入信号，Q0～Qn代表 存储电路现时输出信号，A0～Ai和Q0～Qn共同决定时序 电路输出状态Z0～Zk。
状态表 表5.4 状态表 cp ↓
n Q2
Q1n
0 0 1 1 0 0 1 1
n Q0
n Q2 +1 Q1n +1 Q0n +1
↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
0 0 0 0 1 1 1 1
时序逻辑电路51概述52时序逻辑电路的状态转换表
数字电路与逻辑设计
④ 列状态表： 状态表的已知条件是电路的 外输入和各触发器的原状态；待求量是该时序电 路的原状态所对应的外输出和各触发器的新状态. ⑤ 根据状态表画状态图(或时序图)。并分 析电路的逻辑功能。 ⑥ 对该时序逻辑电路进行电路分析，检查 自启动性能。
数字电路与逻辑设计
例5.3.1：分析下图5.3.1所示同步时序电路
（2）写出次态方程：
Q 0 n 1 J 0 Q 0 n K 0 Q 0 n Q1 n 1 J1 Q1 n K1Q1 n
数字电路与逻辑设计
（3）列出状态转换真值表，见下表5.3.2所示。
输入 现状
Q 1n Q 0n
触发器输入
输出
次态
Q1n+1 Q0n+1
X 0
0 0 0
数字电路与逻辑设计
第五章 时序逻辑电路
5. 1 概述 5. 2 时序逻辑电路的状态转换表、状态转换 图和时序图 5. 3 同步时序逻辑电路的分析和设计方法 5. 4 异步时序电路的分析和设计方法 5. 5 几种常用的时序逻辑电路 5. 7 时序逻辑电路的VHDL描述
数字电路与逻辑设计
5.1概述
逻辑电路
数字电路与逻辑设计
图5.2.2 图5.1.3电路的时序图
数字电路与逻辑设计
5.3 同步时序电路的分析与设计
同步时序电路的分析，就是已知具体电路, 通过分析其工作状态变化的过程及输入与输出之 间的关系，从而弄清该电路的逻辑功能，并给出 适当的文字描述，以便正确地使用这些电路。
数字电路与逻辑设计
5.3.1 同步时序逻辑电路的分析方法 同步时序电路分析的一般步骤如下： ① 从给定的逻辑图中写出每个触发器的驱 动方程(亦即存储电路中每个触发器输入信号的 逻辑函数式)。 ② 把得到的这些驱动方程代入相应触发器 的特性方程，得出每个触发器的状态方程，从而 得到由这些状态方程组成的整个时序电路的状态 方程组。 ③ 根据逻辑图写出电路的输出方程。
数字电路与逻辑设计第5章时序逻辑电路
第5章 时序逻辑电路
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
数字电子技术 第5章 时序逻辑电路的分析
40
5.8异步计数器
1.异步计数器的概念：异步计数器中的 触发器不会同时改变状态，因为它们没 有共同的时钟脉冲
41
2. 三位异步二进制计数器
42
波形图
Q0:2分频 Q1:4分频 Q2:8分频
Q0 Q1’ Q2
43
3.四位异步十进制计数器
1 CP 2 3 4 5 6 7 8 9 10
起译码 作用
电路分析： Di输入的数据，在cp 上升沿作用下,逐位 向左移动，经过4个 脉冲，将把输入的第 1个数传送到输出D0。
电压波形
34
5.5.MSI移位寄存器
M=0 M=1
串行输出
74LS95右移 移位寄存器
并 行 输 出
(1)电路形式：电路接成串行移位右移，并行输入，并行输出。 (2)工作原理：当方式控制M=1时，允许数据以并行方式输入，在cp2作用下，并 行存入J-K FF，并以并行方式输出Data.Q0~Q3。当M=0时，并行输入被禁止， 允许串行输入到J-K FF，在cp1作用下逐位右移。
1
1
1
1
4位异步二进制计数器(74LS93)
电路特点： 74LS93是一个MSI.模2×8进制计数器。从电路形式上看，第1 个FF为2进制，第2~4个FF是8进制计数器。采用两个时钟脉冲 CPA，CPB，有2个复位输入端，为方便灵活使用。
46
74LS93应用
用74LS93构成模16计数器。 将QA(第一级FF输出)作为CPB 使用，成为模16计数器。
(4)将驱动方程分别代入J-K FF的特性方程：
001 000 (2)时序电路的输出为Q3Q2Q1
(3)各FF的驱动方程： J1=Q3 K1=1 J2=1 K2=1 J3=Q2Q1 K3=1
第五章 同步时序逻辑电路
三、状态图
状态图：是一种反映同步时序电路状态转换规律及相应输 入、输出取值关系的有向图。
Mealy 型电路状态图的形式如图 (a) 所示。图中，在有向箭 头的旁边标出发生该转换的输入条件以及在该输入和现态下的 相应输出。
x/z
x
Moore型电路状态图的形式如图(b) 所示，电路输出标在圆 圈内的状态右下方，表示输出只与状态相关。
0
1
根据状态响应序列可作出时间图如下：
时钟节拍：1 2 输入x1： 0 0 输入x2： 0 1 状态 y： “0” 0 输出Z ： 0 1 3 1 0 0 1 4 1 1 0 0 5 0 1 1 0 6 1 1 1 1 7 1 0 1 0 8 0 0 1 1
分析时间图可知，该电路实现了串行加法器的功能。其中x1 为被加数，x2为加数，它们按照先低位后高位的顺序串行地输入。 每位相加产生的进位由触发器保存下来参加下一位相加，输出Z 从低位到高位串行地输出“和”数。
构造Moore型原始状态图如下：
1
相应的原始状态表如下表所示。
例 设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电路的Mealy型状态图和状态表。
四、时间图
时间图是用波形图的形式来表示输入信号、输出 信号和电路状态等的取值在各时刻的对应关系，通常 又称为工作波形图。在时间图上，可以把电路状态转 换的时刻形象地表示出来。
5.2 同步时序逻辑电路分析
5.2.1 分析的方法和步骤 常用方法有表格法和代数法。 一、表格分析法的一般步骤 1．写出输出函数和激励函数表达式。 2．借助触发器功能表列出电路次态真值表。 3．作出状态表和状态图（必要时画出时间图） 。 4．归纳出电路的逻辑功能。
第5章 时序逻辑电路
第5章 时序逻辑电路 ①时钟方程：
CP0=CP
n Z Q1n Q0
CP1=Q0
②输出方程：
③各触发器的驱动方程：
n D0 Q0
D1 Q1n
（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态 方程：
Q0
Q1
现 0 1 1 0 态 0 1 0 1
n 1
n D0 Q0
（CP由0→1时此式有效） （Q0由0→1时此式有效）
/0
001
/0 010 /0
011 /0
/Y
6） 时序图
CP Q1 Q2 Q3 1 2
/1 110 /0 101 /0 100
7、分析电路的功能 t
0 0
t
1 0
1 0
t
t t
随CP的输入，电路循 环输出七个稳定状态， 所以是七进制计数器。 Y端的输出是此七进制 计数器的进位脉冲。
8、检查自启动 由状态转换表知，此 电路能自启动。
的输入端。
Q0 串行 输出 D0 FF0 1D
∧
并
行 Q1
输 Q2
出 Q3 DI 串行 输入 Q
FF1 Q D1 1D
∧
FF2 Q D2 1D
∧
FF3 Q D3 1D
∧
C1
C1
C1
C1
R CP CR
R
R
R
2 ．双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制 端S便构成既可左移又可右移的双向移位寄存器。
Vcc Q0 Q1 Q2 Q3 CP
16 15 14 13 12 11
S1 S0
10 9
CP
Q 0Q 1 Q 2Q 3 74194 D 0 D 1 D2 D 3 S0 S1 DSL
第五章 时序逻辑电路
D0
D1 D2 D3
(b) 逻辑功能示意图
5.1.2 寄存器
表5.2.3 CT74LS194的功能表
由该表可知它的主要功能如下。 （1）清零功能。 （2）保持功能。
5.1.2 寄存器
（3）并行置数功能。 （4）右移串行输入功能。 （5）左移串行输入功能。 三、寄存器的应用 1.实现数据的串/并行转换
5.1.1 数字电路概述
一、时序逻辑电路的分析 时序逻辑电路的分析是根据已知的逻辑电路图， 找出电路状态和输出信号在输入信号和时钟脉冲信 号作用下的变化规律，确定电路的逻辑功能。 1.时序逻辑电路的基本分析步骤 （1）列写电路方程 ①输出方程。 ②驱动方程。 ③状态方程。
5.1.1 数字电路概述
5.1.2 寄存器
一、数码寄存器 CT74LS175是用维持阻塞D触发器组成的4位寄存 器，它的逻辑图如图5.2.1所示。
Q0 Q0 FF0 CP CR 1D C1 D0 RD Q1 Q1 FF1 1D C1 D1 RD Q2 Q2 FF2 1D C1 D2 RD Q3 Q3 FF3 1D C1 D3 RD
CP 移位时钟脉冲
图5.2.2 由边沿D触发器组成的4位单向移位寄存器 （a）右移位寄存器；（b）左移位寄存器
例如，设串行输入数据为DI＝1011，首先将移 位寄存器的初始状态置为0，即Q3 Q2Q1Q0＝0000。 经过4个移位脉冲后，寄存器状态应为Q3 Q2Q1Q0 ＝1011，所以，串行输入数码的顺序依次是从高位 到低位，即在4个移位脉冲CP的作用下依次送入1、 0、1、1。
Q0 FF0 1D Di D0 C1 右移 输入 CP 移位时钟脉冲 Q0 D1 Q0 FF1 1D C1 Q1 Q1 D2 Q1 FF2 1D C1 Q2 D3 Q2 Q2 FF3 1D C1 Q3 Q3 右移 输出 Q3
第五章：时序逻辑电路
一，特点结构分类学习指导：通过本知识点的学习，了解时序逻辑电路的结构，掌握组合逻辑电路与时序电路的区别及时序电路的分类方法。
某时刻的特定输出仅决定于该时刻的输入，而与电路原来的状态无关。
时序电路的特点数字逻辑电路按工作特点分为两大类：一类是组合逻辑电路，简称组合电路；另一类是时序逻辑电路，简称时序电路。
时序电路与组合电路的区别：如果一个电路，由触发器和组合电路组成，那么它就有能力把前一时刻输入信号作用的结果，记忆在触发器中。
这样，电路在某一给定时刻的输出不仅取决于该时刻电路的输入，而且还取决于该时刻电路的状态（触发器的状态）。
所谓时序就是电路的状态与时间顺序有密切关系，预定操作是按时间顺序逐个进行的时序电路的特点是电路在任一时刻的稳定输出，不仅取决于该时刻电路的输入，而且还与电路过去的输入有关，因此这种电路必须具有存储电路（绝大多数由触发器构成）保证记忆能力，以便保存电路过去的输入状态。
时序电路的结构时序电路的一般结构如图5-1所示,它由组合电路和存储电路两部分组成，图5-1中X(X1、X2、······X n) 代表输入信号，Z(Z1、Z2、······X m)代表输出信号，W(W1、W2、······W h )代表存储电路控制信号，Y(Y1、Y2、······Y k) 代表存储电路输出状态(时钟信号未标出)，这些信号之间的关系可以用下列三个方程(函数）表示：输出方程： Z（t n）= F[X（t n），Y（t n）] （5-1）状态方程： Y（t n+1）= G[W（t n），Y（t n）] （5-2）各触发器的输入端表达式.控制方程: W（t n）= H[X（t n），Y（t n）] （5-3）各方程中t n、t n+1表示相邻的两个离散时间Y（t n）一般表示存储电路(各触发器)输出现时的状态，简称现态，或原状态Y（t n+1）则描述存储电路下一个工作周期（来过一个时钟脉冲以后）的状态，简称次态、或新状态.∙时序电路的分类由输出方程可知，时序电路的现时输出Z（t n）决定于存储电路的现时状态Y（t n）及时序电路的现时输入X（t n）。
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…
(1) 与时间因素 (CP) 有 关；
xi 入
组合逻辑 电 路
…
…
y 输1
出 y
…
j
(2) 含有记忆性的元件 (触发器)。
q1
…
w1
存储电路
…
ql
wk
第五章 时序逻辑电路
二、时序电路逻辑功能表示方法 xx1 1 1. 逻辑表0达式 x2 组合逻辑 xi (1) 输出方程 电 路
… …
y1 y1 y2 yj
n
特性方程:
Q Qn 0 1 1 1 0 0
n+1
注
保持 保持 置1 置0
Q n1 S RQ n RS 0 约束条件 CP = 1期间有效 二、主要特点
1. 时钟电平控制
CP = 1 期间接受输入信号； （抗干扰能力有所增强） 2. RS 之间有约束
不用 不许 不用
CP = 0 期间输出保持不变。
第五章 时序逻辑电路
5.2.2.3 集成同步 D 触发器 1. TTL：74LS375
Q Q
74LS375
D1
1 1D 0 4 1LE 7 1D 1 9 2D 0 12 2LE 15 2D 1 +VCC 16 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 8 2 3 6 5 10 11 14 13
Moore型 组合 X(tn) 电路 输入 Mealy型 组合 电路 存储 Q 电路 W Y(tn) 输出
输入
存储 电路
CP
组合 Y(t ) n 电路 输出
Y (t n ) F [Q(t n )]
Y (t n ) F [ X (t n ), Q(t n )]
CP
第五章 时序逻辑电路
5.2 触发器
S
S
R Q
Q
R
Q Q
第五章 时序逻辑电路
三、特性表和特性方程
R S
1. 特性表：
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn
0 1 0 1 0 1 0 1
Q 0 1 1 1 0 0
n+1
0 0 0 1 1 0 1 1 不用 3. 特性方程：
Q n Q 1 0
n+1
保持 置1 置0 不允许
第五章 时序逻辑电路
第五章 时序逻辑电路
• • • • • • 5.1 5.2 5.3 5.4 5.5 5.6 概述 触发器 时序逻辑电路的分析 常用时序逻辑电路 时序逻辑电路的设计 用PLD实现时序逻辑电路
第五章 时序逻辑电路
第五章 时序逻辑电路
5.1 概 述
一、时序电路的特点 1. 定义 任何时刻电路的输出，不仅和该时刻的输入 信号有关，而且还取决于电路原来的状态。 x1 2. 电路特点 输
R
R
S
R S 0
R 0, S 1 R 1, S 0
Q n 1 Q n , Q n 1 Q n
―保持” ―置 1‖
Q n 1 1, Q n 1 0
Q n 1 0, Q n 1 1
―置 0‖
―不允许”
R S 1
Q
n 1
、 Q
n 1
均为U L
同步触发器： 同步 RS 触发器 同步 D 触发器
第五章 时序逻辑电路
一、电路组成及工作原理 1. 电路及逻辑符号
Q G1 & S
&
Q G2
Q
Q
Q
Q
S C1 R
S CP R S CP R 曾用符号
G3
&
R & G 4 CP
S CP R 国标符号
S
R
2. 工作原理
当 CP = 0
S R1
Q n1 Q n
1 2 3 5 6 10 11 12 14 15
16
+VCC
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 4Q 13 4R 4S 8
Q1
Q2
Q3
Q4
R
第五章 时序逻辑电路
5.2.2 钟控触发器
5.2.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 CP (Clock Pulse): 等周期、等幅的脉冲串。 基本 RS 触发器：S — 直接置位端； (不受 CP 控制) R — 直接复位端。
从
S C1 R QM QM
Q 延迟 Q 1S C11R
1
主
S C1 R S CP R
2. 输出信号： CP = 0 主触发器保持不变；
S CP R 下降沿有效 国标符号
从触发器由CP下降沿到 n 来之前的 QM 确定。
第五章 时序逻辑电路
波形图
Q
Q
S C1 R
QM
QM S C1 R
1
QM
S CP R
第五章 时序逻辑电路
四、异步输入端的作用
0 1 异 直 步 接 Q 置 位 SD G1 & 端 1 1 0 G3 & 0 1
异 直 步 接 Q 复 & G RD 位 2 端 1
1 0
&
R、S — 同步输入端 受时钟 CP 同步控制 R D、 D— 异步输入端 S 不受时钟 CP 控制
QQ QQ
0 1
3 2 9 10 12 11 15 1
– Q0 Q0 – Q1 Q1 – Q2 Q2 – Q3 Q3
特性表
第五章 时序逻辑电路
5.2.3 集成触发器
5.2.3.1 主从 RS 触发器
一、电路组成及符号
Q Q
二、工作原理
1. 接收信号： CP = 1 主触发器接收输入信号
n QM1 S RQ n RS 0 CP =1 期间有效
Q
Q
第五章 时序逻辑电路
三、主要特点 1. 主从控制，时钟脉冲触发。
Q
Q S C1 R QM QM S C1 R S CP R
1
CP 1 主触发器接受输入信号
CP 从触发器按照主触发器 的内容更新状态。
从触发器输出端的变化只能发生 在 CP 的下降沿。 2. R、S 之间有约束。
CP 下降沿到来时，若 S = R = 0，则可能出现竞态 现象。
第五章 时序逻辑电路Fra bibliotek5.2.1 基本RS触发器
一、电路及符号 1 0
G1 Q
& &
S R1
Q=Q
QQ
―保持”
Q
0 1
Q
Q
G2
S S
R R
0 1
S
R
0 1
Q SQ
Q RQ
Q=0 Q=1 0态 1态 Q=0 Q=1 二、工作原理
Q=0 S 1, R 0 Q = 1 0 态 ―置 0‖或“复位” (Reset) Q=1 1态 S 0, R 1 Q=0 ―置 1‖或“置位” (Set) S R 0 Q和Q 均为UH R 先撤消： 1态 S 先撤消： 0态 状态不定 信号同时撤消： (随机)
真值表
D D D D D
D CP POL Qn Qn+1 注 0 0 1 0 1 保持 0 1 1 0 0 1 1 1 接收 1 1 1 0 0 0 0 1 接收 1 0 0 0 1 0 0 1 保持 1 0 1 CP POL Q 注 0 0 D 接 收 锁存 0 CP 上升沿锁存 D 1 1 接 收 锁存 1 CP 下降沿锁存
+VCC
Q1 Q2 Q3 Q4
内含 4 个基本 RS 触发器 2). 由或非门组成：CC4043(略)
第五章 时序逻辑电路
2.TTL 集成基本触发器
74279、74LS279
Q
& &
S Q
&
R
&
– R1 – S11 – S12 – R2 – S2 – R3 – S31 – S32 – R4 – S4
C
G5
1
D
G4
Q
D 保持
Q
C
TG
1
G6
1
CP = 0 1 G2
C
CP POL
CP CP
=1 1
C CP CP
1
C
CP CP
0 1
第五章 时序逻辑电路
D0 D1 D2 D3 CP POL
4 7 13 14 5 6
16 +VCC Q0 D0 Q0 D1 Q1 D2 CC Q1 4042 D3 Q2 CP Q2 POL Q3 Q3 8 VSS
第五章 时序逻辑电路
简化波形图 状态翻转过程需要一定的延迟时间, Q Q 如 1 0，延迟时间为 tPHL； & 0 1， 延迟时间为 tPLH 。 G1 & 由于实际中翻转延迟时间相对于脉 信号同时撤消,出 信号不同时撤 冲的宽度和周期很小，故可视为0。 现不确定状态 消，状态确定 R S 设触发器初始状态为0：
…
Y ( t n ) F [ X ( t n ), Q( t n )]
(2) 驱动方程
Q q1 1
…
1J
…
w1 J
W ( t n ) G [ X ( t n ), Q( t n )]
(3) 状态方程
Q2 存储电路 C1 1K w K ql k CP
Q( t n1 ) H [W ( t n ), Q( t n )]
若高电平同时撤消，则状态不定。
(1) 与时间因素 (CP) 有 关；
xi 入
组合逻辑 电 路
…
…
y 输1
出 y
…
j
(2) 含有记忆性的元件 (触发器)。
q1
…
w1
存储电路
…
ql
wk
第五章 时序逻辑电路
二、时序电路逻辑功能表示方法 xx1 1 1. 逻辑表0达式 x2 组合逻辑 xi (1) 输出方程 电 路
… …
y1 y1 y2 yj
n
特性方程:
Q Qn 0 1 1 1 0 0
n+1
注
保持 保持 置1 置0
Q n1 S RQ n RS 0 约束条件 CP = 1期间有效 二、主要特点
1. 时钟电平控制
CP = 1 期间接受输入信号； （抗干扰能力有所增强） 2. RS 之间有约束
不用 不许 不用
CP = 0 期间输出保持不变。
第五章 时序逻辑电路
5.2.2.3 集成同步 D 触发器 1. TTL：74LS375
Q Q
74LS375
D1
1 1D 0 4 1LE 7 1D 1 9 2D 0 12 2LE 15 2D 1 +VCC 16 1Q0 1Q0 1Q1 1Q1 2Q0 2Q0 2Q1 2Q1 8 2 3 6 5 10 11 14 13
Moore型 组合 X(tn) 电路 输入 Mealy型 组合 电路 存储 Q 电路 W Y(tn) 输出
输入
存储 电路
CP
组合 Y(t ) n 电路 输出
Y (t n ) F [Q(t n )]
Y (t n ) F [ X (t n ), Q(t n )]
CP
第五章 时序逻辑电路
5.2 触发器
S
S
R Q
Q
R
Q Q
第五章 时序逻辑电路
三、特性表和特性方程
R S
1. 特性表：
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn
0 1 0 1 0 1 0 1
Q 0 1 1 1 0 0
n+1
0 0 0 1 1 0 1 1 不用 3. 特性方程：
Q n Q 1 0
n+1
保持 置1 置0 不允许
第五章 时序逻辑电路
第五章 时序逻辑电路
• • • • • • 5.1 5.2 5.3 5.4 5.5 5.6 概述 触发器 时序逻辑电路的分析 常用时序逻辑电路 时序逻辑电路的设计 用PLD实现时序逻辑电路
第五章 时序逻辑电路
第五章 时序逻辑电路
5.1 概 述
一、时序电路的特点 1. 定义 任何时刻电路的输出，不仅和该时刻的输入 信号有关，而且还取决于电路原来的状态。 x1 2. 电路特点 输
R
R
S
R S 0
R 0, S 1 R 1, S 0
Q n 1 Q n , Q n 1 Q n
―保持” ―置 1‖
Q n 1 1, Q n 1 0
Q n 1 0, Q n 1 1
―置 0‖
―不允许”
R S 1
Q
n 1
、 Q
n 1
均为U L
同步触发器： 同步 RS 触发器 同步 D 触发器
第五章 时序逻辑电路
一、电路组成及工作原理 1. 电路及逻辑符号
Q G1 & S
&
Q G2
Q
Q
Q
Q
S C1 R
S CP R S CP R 曾用符号
G3
&
R & G 4 CP
S CP R 国标符号
S
R
2. 工作原理
当 CP = 0
S R1
Q n1 Q n
1 2 3 5 6 10 11 12 14 15
16
+VCC
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 4Q 13 4R 4S 8
Q1
Q2
Q3
Q4
R
第五章 时序逻辑电路
5.2.2 钟控触发器
5.2.2.1 同步 RS 触发器 同步触发器： 触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。 CP (Clock Pulse): 等周期、等幅的脉冲串。 基本 RS 触发器：S — 直接置位端； (不受 CP 控制) R — 直接复位端。
从
S C1 R QM QM
Q 延迟 Q 1S C11R
1
主
S C1 R S CP R
2. 输出信号： CP = 0 主触发器保持不变；
S CP R 下降沿有效 国标符号
从触发器由CP下降沿到 n 来之前的 QM 确定。
第五章 时序逻辑电路
波形图
Q
Q
S C1 R
QM
QM S C1 R
1
QM
S CP R
第五章 时序逻辑电路
四、异步输入端的作用
0 1 异 直 步 接 Q 置 位 SD G1 & 端 1 1 0 G3 & 0 1
异 直 步 接 Q 复 & G RD 位 2 端 1
1 0
&
R、S — 同步输入端 受时钟 CP 同步控制 R D、 D— 异步输入端 S 不受时钟 CP 控制
QQ QQ
0 1
3 2 9 10 12 11 15 1
– Q0 Q0 – Q1 Q1 – Q2 Q2 – Q3 Q3
特性表
第五章 时序逻辑电路
5.2.3 集成触发器
5.2.3.1 主从 RS 触发器
一、电路组成及符号
Q Q
二、工作原理
1. 接收信号： CP = 1 主触发器接收输入信号
n QM1 S RQ n RS 0 CP =1 期间有效
Q
Q
第五章 时序逻辑电路
三、主要特点 1. 主从控制，时钟脉冲触发。
Q
Q S C1 R QM QM S C1 R S CP R
1
CP 1 主触发器接受输入信号
CP 从触发器按照主触发器 的内容更新状态。
从触发器输出端的变化只能发生 在 CP 的下降沿。 2. R、S 之间有约束。
CP 下降沿到来时，若 S = R = 0，则可能出现竞态 现象。
第五章 时序逻辑电路Fra bibliotek5.2.1 基本RS触发器
一、电路及符号 1 0
G1 Q
& &
S R1
Q=Q
―保持”
Q
0 1
Q
Q
G2
S S
R R
0 1
S
R
0 1
Q SQ
Q RQ
Q=0 Q=1 0态 1态 Q=0 Q=1 二、工作原理
Q=0 S 1, R 0 Q = 1 0 态 ―置 0‖或“复位” (Reset) Q=1 1态 S 0, R 1 Q=0 ―置 1‖或“置位” (Set) S R 0 Q和Q 均为UH R 先撤消： 1态 S 先撤消： 0态 状态不定 信号同时撤消： (随机)
真值表
D D D D D
D CP POL Qn Qn+1 注 0 0 1 0 1 保持 0 1 1 0 0 1 1 1 接收 1 1 1 0 0 0 0 1 接收 1 0 0 0 1 0 0 1 保持 1 0 1 CP POL Q 注 0 0 D 接 收 锁存 0 CP 上升沿锁存 D 1 1 接 收 锁存 1 CP 下降沿锁存
+VCC
Q1 Q2 Q3 Q4
内含 4 个基本 RS 触发器 2). 由或非门组成：CC4043(略)
第五章 时序逻辑电路
2.TTL 集成基本触发器
74279、74LS279
Q
& &
S Q
&
R
&
– R1 – S11 – S12 – R2 – S2 – R3 – S31 – S32 – R4 – S4
C
G5
1
D
G4
Q
D 保持
Q
C
TG
1
G6
1
CP = 0 1 G2
C
CP POL
CP CP
=1 1
C CP CP
1
C
CP CP
0 1
第五章 时序逻辑电路
D0 D1 D2 D3 CP POL
4 7 13 14 5 6
16 +VCC Q0 D0 Q0 D1 Q1 D2 CC Q1 4042 D3 Q2 CP Q2 POL Q3 Q3 8 VSS
第五章 时序逻辑电路
简化波形图 状态翻转过程需要一定的延迟时间, Q Q 如 1 0，延迟时间为 tPHL； & 0 1， 延迟时间为 tPLH 。 G1 & 由于实际中翻转延迟时间相对于脉 信号同时撤消,出 信号不同时撤 冲的宽度和周期很小，故可视为0。 现不确定状态 消，状态确定 R S 设触发器初始状态为0：
…
Y ( t n ) F [ X ( t n ), Q( t n )]
(2) 驱动方程
Q q1 1
…
1J
…
w1 J
W ( t n ) G [ X ( t n ), Q( t n )]
(3) 状态方程
Q2 存储电路 C1 1K w K ql k CP
Q( t n1 ) H [W ( t n ), Q( t n )]
若高电平同时撤消，则状态不定。