Allegro16.6设置等长规则

Allegro16.6约束规则设置详解_SCC

Allegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。

目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。

单击Spacing，再点击All Layers，如下图所示。

右边有一个DEFAULT就是默认规则，我们可以修改其值。

按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。

取一个有意义点的名字，如下图所示，单击OK。

其值是从默认规则拷贝的，先修改其值。

按住Shift键选中所有，输入12，回车。

然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat-Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。

在右边的Referenced Spacing CSet栏可以修改其值。

Allegro 中设置等长规则的通用方法

Allegro中设置等长规则的通用方法在当今高速PCB设计中，一组走线的等长越来越重要。

Allegro为工程师提供了功能强大的Constrain Manager，即约束管理器，工程师可以很方便地进行各种规则的设定，包括等长规则。

在无线时代早前发表的《DDR布线规则与过程》一文中，已经给出了一种设置等长规则的方法，但这种方法具有一定的局限性，一旦某条网络的拓补不符合规律，将出现异常。

本文以朋友设计的EMMC 小卡为例，给出一种相对通用的等长规则设置方法，希望对读者有帮助。

1. 本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。

查看各条网络，确认是否存在串联匹配电阻。

本例中，仅在时钟线上存在，如下图的高亮器件。

2. 为串联匹配电阻分配仿真模型，这样做的目的只有一个：建立Xnet。

因为我们要实现的是金手指到达EMMC芯片的引脚等长，所以必须将串联匹配电阻的两端网络视为同一条。

点击Analyze—>Model Assignment，如下图，3. 在16.6版本中会弹出一个对话框，就是一些设计错误，直接点击Ignore Errors下面的“All”，然后再点击“OK”即可，如下图。

4. 勾选右侧Find窗口中的Symbols，如下图。

5. 点击时钟线上的串联匹配电阻R9，会出现Signal Model Assignment的界面，如下图。

6. 点击“Create Model，如下图。

7. 在弹出的Create Device Model对话框中点击“OK”，如下图。

8. 在弹出的Create ESpice Device Model对话框中点击“OK”，如下图。

9. 此时返回Signal Model Assignment界面，发现R9已具备Model，如下图。

10. 点击Show Element快捷按钮，选中EMMC CLK网络，发现已具备Xnet，如下图。

Allegro中等长设置方法

C）点击Create Model，选择Create ESpiceDevice model
创建模型：
如果排阻PinNumber顺序是这样的，则：
注：Pin Number与Pin Number之间有空格
创建模型：
d）完成模型设置后，查看这个排阻的Net属性，在Net name下面会多一个Net名字，这表示Xnet已经创建好了。
导入PACAGE长度：
1、File->Import->Pin Delay：
2、Pin Delay File是芯片厂提供的文件，因没有这一文件，暂时没法演示。
等长规则应用：
i)完成的效果，如下图：
总结
这是通过模型来设置等长规则的一种方法，如果Xnet已经创建好了，则在 Constraint Manager一样可以设置，会更方便，之所以提出这种方法，只是多一种选择，当匹配比较复杂的时候，模型创建就相对复杂
设置等长规则：
设置等长规则：
设置等长规则：
c)选择菜单Set->Constraints，出现如下窗体：
设置等长规则：
Rule Name：等长规则名字，这里可以随便输入，不过最好方便辨认 From：开始Pin To：结束Pin Scope：规则适应范围
Local：适用本网络 Global：适用所有网络 Bus：适用所在Bus Class：适用所在Class Delta Type：Delta匹配类型，Delta为与基准线对比值，如果一组线要求等长，我们可以把Delta设为None，或把Delta值设为0 Delay: 延迟 Length：长度，一般都设长度 Delta: 设定值 Tol Type: 误差类型 Tolerance: 误差范围。
f)在Constraint Manager中就有更新提示：

allegro设置差分线和等长的方法

一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)T olerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/ Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。

Allegro16.6设置等长规则

Allegro16.6等长规则设置（复杂点的）从左至右三个芯片分别为U9 J12 U5红圈里的八根XNET为EBI_D0~EBI_D7，黄圈里的五根XNet为控制线。

U9到U5之间，EBI_D0~EBI_D7、控制线需做等长多出来的八根XNET为EBI_D8~EBI_D15J12到U5之间EBI_D0‐ EBI_D15做等长接下来开始步骤：（设模型、X‐NET就不说啦，坛子里有很多说的挺清楚的）将EBI_D0~EBI_D15设为一个Class，EBI_D将EBI_D0~EBI_D15设PINPAIREBI_D0~EBI_D7设置两组PINPAIREBI_D8~EBI_D15设置一组PINPAIR设EBI_D0 拓扑Set‐Constraint红框中填好点ADD再新增另一个规则点ADD点OK后回到以下界面，FILE‐Update Constraint Manager点是出现两组MGrp，每组下面只出现一对，因为仅对EBI_D0设了规则。

EBI_D0和EBI_D1~D7的拓扑一样的，将刚才生成的ElecCset赋予它们赋予它们的同时，两组MGrp里的PPr也在增多但EBI_D8~D15的拓扑和它们不一样，所以得重新建拓扑设规则省略几步，和之前设的时候一样的点是，可以看到EBI_D8被赋予规则EBI_D8，EBI_D9~D15拓扑与EBI_D8一样的，所以把EBI_D8这一规则分别赋予它们。

目前为止，EBI_D0~D15从U5到J12就做了等长，走线时就有控制进度条显示但是从U5到U9这一段还有几根控制线未加进来找到这几根控制线，add to MatchGroupEBINAND这一MatchGroup里就有这些XNET了。

红色框中选择ALL DRIVERS..红色框中改为0mil：100milU9到U5之间，EBI_D0~EBI_D7、控制线就做好等长啦、这种设等长的方式思路挺清晰的，所以就推荐给大家，或者是给还不会设等长的一点参考。

Allegro布线规则设置说明说明书

Allegro布线规则的设置说明PCB布线经常会要求对重要的信号线进行规则的设置。

布线规则的设置通常包括线宽和线距两大部分。

下面就以一主板Layout guide为例部分说明之。

1. 首先是对整板未定义线规则的设置首先是对整板未定义线规则的设置，如下表所示：Net Name Width Spacing Net GroupNon-special Signal Inner layer:4Outer layer:5Inner layer:4Outer layer:5选择打开set standard values这里规定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的间距。

2. 接下来设置HOST 部分，部分，见下表要求：Net Name Width Spacing Space withothersignalNetGroupFSB Signals Inner layer:4Outer layer:58/1020HOST首先将属于此网络的所有net 定义为同一组，即BUS NAME=HOST选择Edit-Properties 并在右侧的当前命令栏中点击More 打开Find by name or property 窗口,ok这样就可以得到下面的窗口：至此一组HOST 线设置完毕，用同样的方法我们可以继续将DDR 等部分的线设置完3. 重新打开，选择spacing rule set-set value，点击ADD 添加HOST 8:10然后在Subclass 中，顶底层Line To Line 的间距为10，内层为8.4. 选择physical rule set-set value，点击ADD 添加HOST 4/5然后在Subclass 中，顶底层的线宽为5，内层为4.5. 无论是线宽还是线距都需要在assignment table 中进行和其他NET 的匹配。

Allegro16.6约束规则设置详解2

7.2、过电阻的XNET 等长这里关键是设置XNET。

假设有一排过电阻的线需要等长。

首先创建电阻模型。

单击Signal Model 图标，如下图所示点击电阻，如下图所示，单击RN0603 10所有这种模型的电阻都高亮了，如下图所示单击Create Model。

按钮。

默认，单击OK默认单击OK。

如下图所示。

再单击OK 结束命令。

假设我们要将DR_MD49 到DR_MD53网络等长。

打开约束管理器，选择相对延迟，这里可以看到我们刚才设置的XNET。

我们在DR_MD49 网络上右键创建PIN PAIR选择2 个端点，如上图所示，单击OK。

同理，其他需要设置等长的网络，也创建PIN PAIR。

然后按住Ctrl 键选择这些PIN PAIR，右键创建MATCH GROUP 如下图所示设定约束值，及目标网络，方法同不过电阻网络等长设置。

7.3、T 型等长T 型等长设置，比如两个D DR 之间的等长就属于T 型等长，设置方法如下（以text_drr 举例）。

首先添加T 型连接点。

点击Logic-Net Schedule，单击你要设置网络的一个pin。

如下图。

在中间右键Insert T，加入T 型连接点，如下图所示然后去点击第二个pin，再回到T 型连接点，然后去点击第三个pin，右键done 即可。

创建的T 型连接点如下图所示这只是创建了一个网络的T 型连接点，如果需要创建多个，可点击进入约束管理器设置。

在N et-Routing——Wiring 下面，刚才设置的网络拓扑便会显示成UserDefined。

如下图所示选中那个网络，右键创建Creat-Electrical CSet，如下图然后将你需要设置T 型结构的网络选择刚才设置的ECSet 作为参考,Verify Schedule 选择yes 即打开验证，如下图所示。

然后打开检查模式，在约束管理器Analyze-Analysis Modes弹出的对话框中，将Stub length/Net 的检查模式选择为on 如下如所示。

Allegro中走线等长设置进阶

Allegro中走线等长设置进阶————————————————————————————————作者：————————————————————————————————日期：在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题.注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验!在这之前首先介绍一下一个新个概念Xnet,见下图:我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet.大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置,下面是一个具体案例:现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求.如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了.下面内容将详细介绍怎样设置Xnet与Xnet等长.第一部分: Xnet设置(下面步骤可能有些简单,不过能达到效果)0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子.2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体:3, 直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model的器件;4, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后Find Model即可,这里主要介绍没有的情况)在出现对话框中选择Create ESpiceDevice model,点击OK5, 出现下面窗体:ModelName: 输入产生Model的名字Circuit type: 选择Type, 电阻,电感或电容Value: 值Single Pin: 各Pin的连接顺序, 中间为空格,这里要注意要看零件的pin的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻,其它同理所以如果就是普通电阻电容那就更简单了.Common Pin: 这里不用管它,空着就可以.上面都输入好了就点击OK,完成Model的建立.点击OK退出就可以发现连接该排阻的两边的Net 都有了个Xnet属性,如下图:这样就可以搞定Xnet,很简单吧!下面就开始等长设置吧!第二部分针对Xnet部分的等长设置设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等长.第一种, 使用Edit>Properties定义注意必须使用Pin Pair 才能定义Xnet等长RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20在没有定义Xnet之前这样定义时会提示错误的其它的和前面的等长设置方法都一样.如果大家觉得这样设置有些麻烦的话,还有一招可以使用,见下面:第二种, Constraint Manager 设置1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏出现Constraint Manager 窗体:对于Constraint Manager 的一般使用方法这里不再做详细介绍, 如果用户对这部分不熟悉可以参考其它有关Constraint Manager 使用进行学习.2, 因为我们目的是要设置等长, 所以我们用Relative Propagation Delay这属性, 从左边控制栏中选择Net>Routing>Relative Propagation Delay,3, 在右边就会显示整块板子所有的Net或Xnet,4, 建立需要等长的Pin Pair, 右键点击需要建立Pin Pair 的Xnet选择起始Pin和结束Pin,注意:1, 这里没有先后顺序.2, 如果Pin Pair 的两个Pin Type全是Passive的话不能Creat, 所以这里还需要定义一下Pin的形态, 如:Out put, In put, Bidirectional等下面是介绍如何在Allegro中定义Pin type。

ALLEGRO 16.6 软件操作技巧

2015/12/1A LLEGRO 16.6软件操作技巧----王颜飞文档内容仅供学习交流使用（部分资料来源网络）目录环境设置中的模板调用 (4)✧建立模板文件 (4)✧设置路径 (6)✧调用模板文件 (7)从Capture到Allegro通过第三方导入网表 (8)✧前期的设置与准备工作 (8)✧Capture导出第三方网络表 (9)✧在allegro中导入第三方网表 (9)Script录制的使用 (11)✧录制脚本 (11)✧录制设置 (11)✧回放脚本 (12)✧设置脚本录制配置路径 (13)✧设置快捷键回放脚本 (14)Parameter的使用 (15)✧导出Parameter (15)✧设置Parameter加载路径 (16)✧导入Parameter文件 (17)Techfile的使用 (18)✧导出techfile文件 (18)✧设置techfile文件加载路径 (19)✧导入techfile文件 (19)Color View Save 命令的使用 (20)✧设置需要显示的color views (20)✧保存color views (20)✧设置环境参数中color views配置路径 (21)✧如何使用color views (21)布局之Swap 命令（器件交换） (22)✧激活菜单命令 (22)✧交换对象 (22)✧右键菜单交换器件 (22)Swap Pin用法 (23)✧在原理图中设置Pin Group属性 (23)✧Allegro环境中交换引脚 (23)✧Swap Pin回注 (25)布局之模板复用 (27)✧布局布线其中一个模块； (27)✧创建复用模块 (27)✧调用模块 (29)✧模块复用完成 (31)Module Reuse用法 (32)✧原理图工程文件创建Module Reuse模块 (32)✧Allegro中创建Module Reuse模块 (33)✧设置软件的路径配置信息 (34)✧原理图工程中调用Module Reuse模块 (35)✧PCB 工程中调用Module Reuse模块 (36)Sub-Drawing用法 (38)✧导出Sub-Drawing (38)✧设置配置路径 (40)✧导入Sub-Drawing (40)如何在allegro中增加元件 (42)✧设置软件配置信息，允许logic编辑 (42)✧添加元件 (42)✧放置元件 (45)✧添加网络 (46)✧布局布线操作 (46)极坐标布局（来源阿杜） (48)环境设置中的模板调用实际应用中，为了节省设置环境的时间，我们就会根据需要建立的文件类型和实际情况制作模板。

Allegro16.6约束规则设置详解(图文并茂)

Allegro16.6约束规则设置详解（图文并茂）此文章由丹心静居整理--- 2014.10.13（为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence al l egr o软件提供了丰富的知识和方法。

请大家认真学习，不要辜负作者的良苦用心！这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替换，不易替换的不清晰图片，仔细看下也能明白其中的意思。

俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。

所以为了方便大家学习交流，为大家提供一个良好的交流平台，在这里留下我们的Q Q群( 原文作者的Q Q群拒绝任何人加入)。

对原文作者表示歉意!学习交流Cadence al l egr o请加Q Q群: 一起来学A l l egRo【2】. 群号：331730476 .以下是正文前言：本文主要讲解Allegro16.6 约束管理器的使用，从基本约束规则到高级约束规则的设置。

目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗7、设置等长7.1 NET、不过电阻的等长7.2 XNET、过电阻的等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10 Pin Delay、二、高级约束规则设置11、单个网络长度约束12、a+b 类长度约束13、a+b-c 类长度约束14、a+b-c 在最大和最小传播延迟中的应用第 2 页1、线间距设置（1）、设置默认间距规则点击CM 图标，如下图所示，打开约束管理器。

单击Spacing，再点击All Layers，如下图所示。

右边有一个DEFAULT 就是默认规则，我们可以修改其值。

按住Shift 键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default 按鼠标右键，执行Create-Spacing CSet加入新规则。

allegro等长设置方法

前言Manager是一交互式平台，在Cadence PCB设计中它是基于对电子表格操作的 Constraints管理高速电气规则的工具，Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。

第1章 Constraints Manager界面第2章 Constraints Manager组成1.Object Type Folder：（1）ECSet：在这文件夹可看到你在板中设定的部分规则，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays等等。

（2）Net：在这文件夹可实现信号的约束条件的操作，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair等。

2.Workbooks：展开Object Type Folder,其下的Workbooks主要有（1）Signal Integrity：信号完整性规则设定；（2）Timing：建立时间等设置；（3）Routing：布线约束规则设定，如阻抗、绝对长度、相对长度等。

3.Worksheet：展开Workbooks，其下都有相应的Worksheet，如Routing下有：Impedance、Max/Min Propagation Delays、Relative Propagation Delays等。

其上三者关系如下：4.Worksheet中Object的层次SystemDesignBus、Diff pairNet、XnetMatch GroupPin pair从上往下优先级递减，即System级别最高，Pin pair级别最低第3章 Constraints Manager常用命令1.Import/Export：规则的导入/导出2.Analysis Modes：分析内容的选择开关3.Select/Deselect：选中/取消选中Bus、Net、Pin pair等4.Expand/Collapse：展开/闭合选中的内容（Bus、Net、Pin pair等）5.Bus Membership：添加Net、Xnet到已有的Bus中6.Match Group Membership：追加Pin pair、Net、Xnet到已有的Match group名中7.Electrical Cset reference：给Bus、Pin pair、Net、Xnet等附上已设定好的规则8.SigXplorer：进入SigXplorer expert界面，研究拓扑结构及定义约束规则第4章使用Constraints Manager必须注意的几个概念1.Pin pair指一对有逻辑连接关系的管脚，通常是驱动与接收间的连接。

Allegro16.6约束规则设置详解_SCC

Allegro16.6约束规则设置详解_SCCAllegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。

目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。

单击Spacing，再点击All Layers，如下图所示。

右边有一个DEFAULT就是默认规则，我们可以修改其值。

按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。

取一个有意义点的名字，如下图所示，单击OK。

按住Shift键选中所有，输入12，回车。

然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat- Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。

在右边的Referenced Spacing CSet栏可以修改其值。

Allegro设置差分线和等长地方法

一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)Tolerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。

Cadence等长处理

Cadence等长处理对于时序处理而言，在板上实现的手段就是绕等长。

作为一个合格的layout工程师，首先必须得是一个合格的"绕等长"工程师，毕竟一切从助手做起。

一般来说，我们绕等长在allegro软件就只有一个命令Delay Tune，感觉有点不够用。

现在给大家安利一下allegro16.6关于绕等长推出的新功能，所有命令如下图所示。

首先是Timing Vision，个人觉得这真是一个实用的技能，很人性化。

以前绕等长的时候，哪一根最长，哪一根最短，绕到最后，哪一根没有绕好等等，都需要一个个去板子上找，或者去规则管理器里头选择，简直是神烦。

这个功能直接让比基准长的显示一种颜色，比基准短的显示一种颜色，绕好的显示一种颜色，一目了然，直接绕就好，不需要再去规则管理器里面查看了。

接着是期待已久的自动绕等长了——Auto-interactive Delay Tune。

想当年，刚开始学习layout的时候，就是从绕等长开始，一块又一块的板子，能做的只有绕等长，当时就想，要是有一天机器可以自动绕等长就好，今天这个愿望果然实现了。

自动等长的步骤很简单，设置好等长规则后，只需要选择Auto-interactive Delay Tune命令，然后框选想要等长的线就好，机器就可以自己运算，然后就可以看到已经绕好的等长了，真是简单粗暴到极点了。

不说了，有图有真相。

有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。

现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。

但是自从有了绕线新功能，就再也不担心绕等长费时多啦。

步骤和单线绕等长一样，简单明了。

单线等长和差分等长，在用Timing Vision命令来判断线是否等长的时候，设置有细微区别。

如图所示，Timing mode有四种。

单线和差分的区别，就是选择timing（时序），还是phase（相位）。

allegro等长设置总结.doc

对于专业的PCB layoutlay比较复杂PCB就亲自操刀，allegro当时向他们讲解如何操作，于是就准备亲自动手整理一开始之前，如果信号线长度差别较大，对应的延时就会有较大的差别，关于误差值，DDR2BUS CM，进行CM的DDR28BUS选中信号---右键选择create---BUSBUS OK BUSBUSBUSBUS BUS1.BUS SiXplorer…2.3.1Rel Prop Delayrule name From和ToFrom和To.Delta和Tolerance就是误差长度，如0mil和25mil，50mil，信号线和参考基准信号线25milAdd—Apply—OK.CM File---update CM.constraint manager.1.回到CM rule nameBUS name的MGrp2.MGrp的name，右键analyzelength，升序or降序，1.delay tune2.1.BUS中的信号的模型不一样，如MGrp2.BUS rule name建的rule name MGrp 关于XnetXnetXnet1.Analyze>SI/EMI Sim>Model…DC net，直接YesModel2.model Detype value/refdes3.点选create mode…4.okModenameCircuit typeSingle pins116pin，就连着，接着215相当于另一个电阻…pin number之间用空格隔开，如1和1616和22和15之间…net的property Member of XNet:…XnetPin Pair1.在BUS create---pin pairok net pin pair netppr pin pair2.match group MGrp BUS中所有的ppr，右键create...membership3.MGrp就ok4.set target有时，Pin pin type，pin type，pin pair1，Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，Edited by Kevin2013/11/10。

allegro等长设置总结.doc

对于专业的PCB layout人员，等长的置自然如家常小菜般常见而对于一些硬程师，由于不常lay比较复杂PCB般，通常又要忙些其他的事情，在一块儿就涉及的比较少了，不熟悉等长的置就显得一点儿也不奇怪了而有时，衡性比，硬程师感觉没必要把一些简单的高速外包，就亲自操刀，时就会遇到各种他们感觉很奇怪的问题曾过几个客户，他们都向请教过一个问题 allegro怎置等长当时向他们讲解如何操作，根据来馈的结果，貌似效果不好于是就准备亲自动手整理一篇相对比较全的等长置文档，希望次碰到客户需求时，篇文档能搞定等长置的问题开始之前，先说一什置等长方面的理论，并没有深入地探究过，只知其然数逻辑中，数据的传输是按规定的时序进行的，信号在传输线有自己的延时，如果信号线长度差别较大，对应的延时就会有较大的差别，时信号间时序可能会紊乱，导芯不能常收发数据简单的说，信号线间的等长控制，就是了时序的配在计中，比较常见的就是信号线和时钟之间的误差关于误差值，再探讨一接来进入题需要控制等长的信号线，绝不是一根，样们可根据情况进行分类处理里 DDR2 例，介绍如何通过BUS来置等长束打开CM，进行电气规置，如图想必个计者，哪些信号应分在一组，自己应心里很清楚在们打开CM的电气规，先进行分组，如的案子，有两 DDR2，就把数据线 8根分一组，然在加组信号的数据锁信号和掩码信号关于BUS的置操作，如图简单说一骤选中信号---右键选择create---接着选择菜单中的BUS 接来会弹一个对话框，如图在BUS栏中填合适的称，点 OK就完了BUS的建如果建BUS ，发现某一个信号或者几个信号漏选了，时再把它们添加进才的BUS就可了如图样会弹对话框，如如就完了BUS的建个人认在里对信号建BUS进行分，显得更加有条理接着置等长规，里先介绍一种比较直接的方法1.选中才建的BUS 称，右键点 SiXplorer…弹如的信号拓扑模型2.在个模型界面，进行置3.弹如的对话框，在其中进行置先选中图 1 指向的按钮 Rel Prop Delay然在rule name处命一个称，From和To，面显示的也有，就是要做等长的信号线的两个点，分别点选择，自动添加到From和To.接来的选择可参考图中所示 Delta和Tolerance就是误差长度，如0mil和25mil，在绕等长时，可把最长的和最短的信号线控制在50mil，信号线和参考基准信号线间的误差都会控制在负25mil 内两个值可根据实际情况来更改最需要的操作分别点 Add—Apply—OK.然就会回到那个模型的界面，在把才置的更新到CM就行了 File---update CM. constraint manager 接来再指定参考基准信号线，就基本完了等长规的置.1.回到CM中，找到才建的rule name，例如图一般情况，会看到一BUS中的信号线都会在个name的MGrp中2.指定参考基准选择MGrp的name，右键analyze一，在右面会看到信号线的长度信号长度那一列最面length，可进行排序，升序or降序，就看喜好了置参考基准如接来就可绕等长了1.启动绕等长的命 delay tune2.相关的参数置，如图基本的置就如述里再说一特殊的情况1. 建模型的特殊情况有时候添加在一个BUS中的信号的模型不一样，如在某信号线加一个测试点，模型就不一样了，时根信号就无法和其他信号共用一个模型，无法时添加到那个MGrp 需要单独建一模型，如图2.和面建BUS模型的过程一样，记得个单独的模型的rule name和先前建的rule name一，样建完，个信号也会添加到相的MGrp关于Xnet的置在置等长时，收发之间可能串接了被动元，如电阻电容电感，时需要先置Xnet，然再置等长当然，也可分前端和端分别绕等长Xnet 置操作如1.点菜单Analyze>SI/EMI Sim>Model…弹来的建议定 DC net，直接Yes 即可然现面的Model 置对话框2.选择要建model的器可直接在板点选要建模型的器，也可在Detype value/refdes中选择3.点选create mode…，弹的对话框置如4.点 ok，确定弹如对话框Modename，默认的没问题就可不用动Circuit type 根据情况选择Single pins 里需要注意一，如1 16相当于一个电阻的两个pin，就连着，接着2 15相当于另一个电阻… 注意不的pin number之间用空格隔开，如1和16之间 16和2之间 2和15之间…置完，查看net的property，会发现多一条 Member of XNet:…置完 Xnet ，等长的置里再介绍一另一种置等长的方法利用Pin Pair 建等长束有时候建器的拓扑模型可能不管用，就可用一1.在BUS中选中信号线，样的右键 create---pin pair，在弹的对话框中，分别选择信号的两个端点，然 ok就可了依次其他net 建pin pair，时net的菜单中会现ppr的东东，就是才建的pin pair，如图2. 建match group MGrp 选中BUS中所有的ppr，右键create...，就不再述漏选的样可用membership来添加3.完，再置一生的MGrp就ok了，如图4.然在set target，完置有时，有些器的Pin没有定 pin type，时需要先定 pin type，然才能置pin pair 其操作如1，点菜单Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，在现的对话框中做如图的置Edited by Kevin2013/11/10。