基于FPGA的双模前置小数分频器的设计
基于FPGA分频器的研究与设计
基于FPGA分频器的设计摘要：分频器是数字系统设计中的基本电路，在复杂数字逻辑电路设计中，根据不同设计的需要，会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，也有要求非等占空比。
在同一个设计中有时要求多种形式的分频，通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频，实现较为简单，但是对半整数分频实现较为困难。
设计师希望有一种比较方便实用的设计方法，根据情况的需要，在实验室就能设计分频器并且可以马上检测使用，只需要更改频率系数而不修改其他器件或是电路板。
因此，本文利用verilog硬件描述语言，通过开发平台，使用FPGA，设计了一种能满足上述情况的通用分频器。
只要在分频器的输入端输入相应的分频系数，就可以得到所需的频率。
关键词：分频器；偶数；奇数；半整数；分频系数；FPGASeparate frequency inverter based on FPGA designAbstract：Points are the frequency of an digital system design, the basic circuit in complex digital logic circuit design, according to different design needs, will meet even points frequency, an odd number of points frequency, half integer points frequency etc, sometimes require 390v, such as the request 390v. In the same design sometimes require multiple forms of points frequency, usually by a counter or counter cascade constitute various forms of the frequency and the odd points even points, to achieve comparatively simple frequency, but half-and-half integer points frequency division frequency realize more difficult. Designers hope to have a more convenient and practical design methods, according to the needs of the laboratory condition, can design points frequency device and can immediately detection using, only need to change frequency coefficients and not modify other device or circuit board. Therefore, this paper use verilog hardware description language, through the development platform, use the FPGA, design a kind of can meet the above situation of practical points frequency device. As long as the frequency of an in points corresponding points input input frequency coefficients, can get frequency required.Keywords: Points, frequency, manometers, Even, Odd, Half an integer, Points frequency coefficients, FPGA目录第一章绪论 (1)1.1 FPGA简介 (1)1.2 选题的意义和目的 (2)1.3 国内外应用现状及研究现状 (3)1.3.1 应用现状 (3)1.3.2 研究现状 (4)1.4 本文组织结构 (5)第二章几类分频器的设计及其分频原理 (7)2.1 偶数倍分频 (7)2.1.1 分频原理 (7)2.1.2 软件简介 (7)2.1.3 软件仿真 (7)2.2 奇数倍分频 (9)2.2.1 分频原理 (9)2.2.2 软件仿真 (10)2.3 半整数分频 (12)2.4 小数分频器 (13)2.4.1 积分分频器 (13)2.4.2 累加器分频 (14)2.4.3 小数分频器的应用 (15)2.5 本章小结 (17)第三章通用分频器的设计 (18)3.1 设计方案 (18)3.1.1 设计方案一 (18)3.1.2 设计方案二 (18)3.2 系统设计 (19)3.2.1 电路工作流程图及部分程序 (20)3.2.2时钟输出流程图及部分程序 (23)3.3 通用分频器的应用 (25)3.3.1 等占空比的奇数分频器 (25)3.3.2 任意占空比的奇、偶数分频 (25)3.3.3 等占空比的偶数分频器 (26)3.3.4 半整数分频器 (26)3.4 本章小结 (26)结论 (27)致谢 (28)参考文献 (29)第一章绪论1.1 FPGA简介FPGA是现场可编程门阵列的简称，是可编程逻辑器件(PLD)问世以来的第四代产品，适合于时序、组合等逻辑电路的应用。
基于FPGA的多种形式分频器设计与实现
基于FPGA的多种形式分频器设计与实现摘要FPGA(现场可编程门阵列)，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
本文通过VHDL语言编程在FPGA上实现多种形式的分频器的设计。
包括偶数分频，奇数分频，半整数分频，占空比可调分频，小数分频，并在这基础上实现了五种分频的集成。
并举例说明了分频器的应用。
关键词：FPGA，VHDL，分频器设计；the design and implement of various formsof points on the frequency based on FPFAAbstractFPGA（Field Programmable Gata Array）,it is the future development product based on programmable devices, such as PAL,GAL,CPLD and so on. It is half a custom circuit in the field of ASIC. It not only solves the shortage of custom circuit, but also overcomes the limited defect of the existing programmable device gate circuit. This article realize the design and implement of various forms of points on the frequency through VHDL language.It Includes the even points frequency, an odd points frequency, half integer points frequency, occupies emptiescompared adjustable points frequency, decimal points frequency, And achieves the integration of five points frequency on this basis.It also illustrates the application of frequency device.目录第一章绪论 (1)第一节FPGA概述 (1)第二节VHDL语言的概述 (1)第三节分频器的概述 (2)第四节本文研究内容 (2)第二章VHDL语言 (3)第一节VHDL语言结构 (3)一、实体（ENTITY） (3)二、结构体（ARCHITECTURE） (3)三、程序包、库及配置 (4)第二节VHDL的数据类型与描述语言 (4)一、VHDL语言的对象 (4)二、VHDL语言的主要描述语句 (5)第三章多种形式分频器设计 (6)第一节设计任务 (6)一、设计的任务 (6)第二节系统设计与仿真 (6)一、顶层框图设计 (6)二、顶层文件设计 (7)三、模块设计 (8)第三节分频器的应用 (34)结论 (35)谢辞 (36)参考资料 (37)第一章绪论第一节 FPGA概述FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
基于FPGA的分频器设计
基于FPGA的分频器设计FPGA（Field-Programmable Gate Array）是一种可编程逻辑设备，它可以在设计过程中根据需求进行编程和配置，实现不同的功能。
在FPGA中实现分频器是一个常见的应用，本文将介绍基于FPGA的分频器设计。
1.分频器的原理分频器用于将输入信号的频率减小到所需的频率。
它包含一个计数器和一个比较器。
计数器根据一个时钟信号进行计数，当达到一个预设值时，比较器会产生一个输出信号，作为分频器的输出。
在FPGA中实现分频器，首先需要选择适当的时钟源作为输入信号。
FPGA通常有一个高频时钟源，我们可以利用这个时钟源生成所需的低频信号。
3.设计步骤（1）确定时钟源：选择一个合适的高频时钟信号作为输入信号。
（2）选择分频器类型：根据需求选择分频器的类型，常见的有可控分频器和固定分频器。
（3）设置分频值：根据需要将输入信号的频率降低到所需的频率，设置分频值。
（4）设置计数器：在FPGA中，使用计数器来实现分频器。
根据所需的分频值，设置计数器的初始值和比较值。
（5）设计比较器：比较器用于判断计数器是否达到比较值，如果达到则产生一个输出信号。
（6）输出信号：比较器产生的输出信号作为分频器的输出信号，可以将其连接到需要的模块或引脚。
4.分频器设计实例下面以一个简单的可控分频器为例进行分频器的设计。
假设需要将输入信号的频率分频为输入频率的1/8，即输入频率为100MHz，输出频率为12.5MHz。
根据步骤，我们可以选择一个100MHz的时钟源作为输入信号。
然后，设置分频值为8，计数器的初始值为0，比较值为7（8-1）。
接下来，在FPGA中使用一个8位计数器来实现分频器。
计数器的输出连接到一个8位比较器，比较器的输出即为分频器的输出信号。
最后，将输出信号连接到需要的模块或引脚，以完成分频器的设计。
5.总结本文介绍了基于FPGA的分频器设计。
分频器是将输入信号的频率降低到所需频率的设备，可通过在FPGA中实现计数器和比较器来完成。
基于FPGA的小数分频实现方法
ｔｅｓ ｇｔａｊｓ ｎ ｏ ｈ ｉ ａ ｒｑ ｅｙａ ｄ ｔｅｆ ｑ ｅｃ ｗｔｈｎ ｉ ｅ ｈｓ ｂｅ ｅ ｕｅ ｏ ２５ ｓ ｈ ｌｈ ｄｕｔ ｔ ｆｔｅ ｓ ｎｌｆ ｕｃ ，ｎ ｈ ｒ ｕ ｎｙ ｓ ｉ ｉｇ ｔ ａ ｅｎ ｒｄ ｃｄ ｔ ．６ ． ｉ ｍｅ ｇ ｅ ｅ ｃ ｍ
２５ ｓ ．６ 。
关键 词 ： Ｐ Ｆ ＧＡ； 数 分 频 ；信 号 频 率 的 微 调 小
中 图分 类 号 ：Ｔ ７ ２ Ｎ ７ 文 献 标 识 码 ：Ａ 文 章 编 号 ：０ ５ － ９ ８ ２ １ ）Ｏ ０ ９ － ３ ２ ８ ７ ９ （０ ０ １ － ０ ９ ０
Ｍ ｅｈ ｄ ｆ ｒ ｒ ａ ｉｉ ｇ ｔ ｅ ｄ ｃ ｍａ ｒ ｑ ｅ ｃ ｉ ｉ ｅ ａ ｅ ｎ Ｆ ｔ ｏ ｏ ｅ ｌ ｎ ｈ ｅ ｉ ｌｆｅ ｕ ｎ ｙ ｄ ｖ ｄ ｒ ｂ ｓ ｄ ｏ ＰＧＡ ｚ
ｓｇ ａ ｆ ｑ ｅ ｃ ．Ｔ ｅ ｄ ａ ｔｇ ｓ ｎ ｄ ｓ ｄ ａ ｔ ｇ ｓ ｆ ｔ ｉ ｉｎ ｌ ｒ ｕ ｎ ｙ ｅ ｈ ａ ｖ ｎ ａ ｅ ａ ｄ ｉ ｖ ｎ ａ ｅ ｏ ｈ ｓ ａ ｍｅ ｈ ｄ ｒ ａ ａ ｙ ｅ ｔ ｏ ａ ｅ ｎ ｌ ｚ ｄ．Ｔ ｅ ｅ ｕ ｔ ｓ ｏ ｔ ａ ｔ ｉ ｈ ｒ ｓ ｌ ｓ ｈ ｗ ｈ ｔ ｈｓ ｍｅｈ ｄ ａ ｃ ｍｐ ｅｅ ｔ ｏ ｃ ｎ ｏ ｌ ｔ
Ｋ ｙ ｗｏｄ ：Ｆ Ｇ ｔｅ ｄ ｃ ｌｆ ｑ ｅｃ ｉ ｄｒ ｈ ｌ ｈ ａｊｓ ｅｔｏ ｅ ｓ ｎｌｆ ｑ ｅｙ ｅ ｒｓ Ｐ Ａ； ｈ ｅｉ ｒ ｕｎｙ ｄｖ ｅ；ｔｅｓ ｇｔ ｄｕｔ ｎ ｆｔ ｉ ａ ｒ ｕ ｃ ｍａ ｅ ｉ ｉ ｍ ｈ ｇ ｅ
分 频 器 是 电 子 线 路 设 计 的 重 要 功 能 单 元 ，在 通 信 、 雷 达 、 波 、 器 等 领 域 有 着 重 要 应 用 。 体 实 现 形 式 有 微 仪 具
小数分频器的拓展。
郑州航空工业管理学院毕业论文（设计）2012 届通信工程专业0813073 班题目基于FPGA分频器的设计姓名刘洋学号081307317指导教师张松炜职称讲师二О一二年五月二十日内容提要分频器是数字系统设计中的基本电路，在复杂数字逻辑电路设计中，根据不同设计的需要，会遇到偶数分频、奇数分频、半整数分频、小数分频等，有时要求等占空比，也有要求非等占空比。
在同一个设计中有时要求多种形式的分频，通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频，实现较为简单，但在某些场合下，时钟源与所需要的频率并不成整数关系，此时便需要采用小数分频器进行分频。
这时设计师希望有一种比较方便实用的设计方法，根据情况的需要，在实验室就能设计分频器并且可以马上检测使用，只需要更改分频系数而不修改其他器件或是电路板。
此次设计利用V erilog HDL硬件描述语言的设计方式，采用频率合成技术，通过QuartusⅡ5.0开发平台，使用Altera公司的FPGA器件，设计并实现了一种使小数分频“掺匀”更均匀的任意小数分频器。
只需在输入端更改分频系数，便可以得到所需的频率。
关键词分频器；整数；小数；分频系数; FPGAResearch and design of FPGA-based dividerAuthor: Liu Y ang Tutor: Zhang SongweiAbstractThe frequency divider is a basic circuit design of digital systems. In complex digital logic circuit design, according to different design needs, will meet the even number of odd divider, half integer divider, fractional divider and so on . Sometimes requirements so occupies emptiescompared, also have the required v. In the same design sometimes require various forms of points frequency, usually by a counter or counter of a cascade of all forms of frequency and odd number even points separate frequency, achieve comparatively simple,but in some cases, the clock frequency of the source and need not into integer relationship, at this time will need to adopt the decimal prescaler for points frequency.Designers hope to have a more convenient and practical design methods, according to the needs of the laboratory condition, can design frequency device and can immediately detection using, only need to change frequency coefficients and not modify other device or circuit board.This design using Verilog HDL hardware description language design methods, the frequency synthesis technology, through the Quartus Ⅱ5.0 development platform, and use of Altera company FPGA device, we design and implement a decimal points frequency "mixed well" more uniform any decimal prescaler. Just in the input frequency coefficient change points, and have a frequency required.KeywordsFrequency divider；Integer；Decimal,；Frequency coefficient ；FPGA目录内容提要 (1)目录 (III)第一章绪论 (1)1.1FPGA简介 (1)1.2选题的意义和目的 (3)1.3国内外应用现状及研究现状 (6)1.3.1应用现状 (6)1.3.2研究现状 (7)第二章整数分频器的设计及其分频原理 (10)2.1偶数分频 (10)2.1.1分频原理 (10)2.1.2软件仿真 (10)2.2奇数分频 (12)2.2.1分频原理 (12)2.2.2软件仿真 (13)第三章小数分频器的设计 (14)3.1小数分频器基本原理 (14)3.2小数分频器的设计方案及功能实现 (16)3.2.1半整数分频 (16)3.2.2任意小数分频器的设计与实现 (17)3.2.3小数分频器的应用 (20)致谢 (24)参考文献 (25)附录 (26)基于FPGA分频器的研究与设计081307317刘洋指导教师：张松炜讲师第一章绪论1.1FPGA简介FPGA是现场可编程门阵列的简称，是可编程逻辑器件(PLD)问世以来的第四代产品，适合于时序、组合等逻辑电路的应用。
基于FPGA 的分频器的设计
前言：众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。
但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。
另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。
在数字系统的设计中,设计人员会遇到各种形式的分频需求,如偶数分频、奇数分频、半整数分频、小数分频和分数分频等。
在某些设计中,系统不仅对频率有要求,而且对占空比也有严格的要求。
由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频实现起来较为简单, 但对半整数分频及等占空比的奇数分频实现较为困难,小数分频和分数分频更困难。
整数分频器偶数分频器的设计较为简单,可以利用计数器实现。
假设要实现m = 2 n分频,当计数器的值为0 ～j - 1时,输出时钟为1,计数器的值为j～2n - 1时,输出时钟为0,在计数器值为2n - 1时复位计数器,如此循环下去,即可实现占空比为j/2n的分频,m 和j都是预置数, j用于调节占空比, m 调节分频系数。
m 的值不同,分频系数也就不同,如果预置数m 是奇数则可实现占空比不等于50%的奇数分频。
占空比为50%的奇数分频实现起来较为困难,实现的方法较多,主要有三种办法：1：对两个相差为90的占空比最接近50%的N分频计数器输出进行或运算。
假设要实现占空比为50%的m = 2n + 1分频, 选择两个2n + 1进制计数器控制两个中间时钟clk1和clk2, 1号计数器在输入时钟clk的上升沿计数, 2号在clk的下降沿计数。
当计数器1输出为0～n - 1时clk1为1, 输出为n～2n时clk1为0且计数器1输出为2n 时计数器1清0 ,如此循环下去; 当计数器2输出为0 ～n - 1时clk2为1, 输出为n～2n时clk2为0且计数器2输出为2n时计数器2清0,如此循环下去。
基于FPGA的双模前置小数分频器的设计简介
基于FPGA的双模前置小数分频器的设计简介频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。
分频器是集成电路中最基础也是最常用的电路。
整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。
但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。
本文利用VerilogHDL 硬件描述语言的设计方式，通过ModelSimSE 开发软件进行仿真，设计基于FPGA 的双模前置小数分频器。
随着超大规模集成电路的发展，利用FPGA 小数分频合成技术解决了单环数字频率合成器中高鉴相频率与小频间隔之间的矛盾。
1 双模前置小数分频原理小数分频器的实现方法很多，但其基本原理一样，即在若干个分频周期中采取某种方法使某几个周期多计或少计一个数，从而在整个计数周期的总体平均意义上获得一个小数分频比，设要进行分频比为K 的小数分频，K 可表示为：式中：n,N,X 均为正整数；n 为到X 的位数，即K 有n 位小数。
另一方面，分频比又可以写成：式中：M 为分频器输入脉冲数；P 为输出脉冲数。
令P=10n，则：以上是小数分频器的一种实现方法，即在进行10n 次N 分频时，设法多输入X 个脉冲。
2 电路组成每个周期分频N+10- n.X，其电路双模前置小数分频器电路由÷N/N+1 双模分频器、控制计数器和控制逻辑3 部分组成。
当a 点电平为1 时，进行÷N 分频；当a 点电平为0 时进行÷N+1 分频。
适当设计控制逻辑，使在10n 个分频周期中分频器有X 次进行÷N+1 分频，这样，当从fo 输出10n 个脉冲时，在fi 处输入了X.(N+1)+(10n-X).N 个脉冲，也就是10n.N+X 个脉冲，其原理如图1 所示。
3 小数分频器的Verilog-HDL 设计现通过设计一个分频系数为8.7 的分频器来给出使用VerilogHDL 语言设计数字逻辑电路的一般设计方法。
基于FPGA的任意小数分频器的设计
双模前置小数分频器的电路如图１所示，此电路主要 由两个整数分频器、一个选择器和一个控制逻辑电路组成。
１双模前置小数分频器
假设时钟源的频率为Ｆｏ，期望得到的频率为Ｆｔ，则其 分频比Ｘ有
口
其中，两个整数分频器的分频比分别为Ｍ和Ｍ＋１，而控制 电路依据式（１）而设计，交替选择Ｍ分频器或Ｍ＋１分频 器的时钟输出。它的具体控制过程是：先选择让Ｍ分频器 输出Ｎ，个脉冲之后，接着选择让Ｍ＋１分频器输出Ｎ２个 脉冲，然后再选择让Ｍ分频器输出Ｎｔ个脉冲，如此循环。 这样的设计在理论上是可行的，但在实际的电路设计中，却 由于硬件电路的微小延时，在选择Ｍ分频和Ｍ＋１分频时 钟输出的切换点上，就可能存在竞争冒险而产生毛刺，这是
２００９年第１期
（总第５３期）
桂林航天工业高等专科学校学报
ＪＯＵＲＮＡＬ ＯＦ ＧＵＩＬＩＮ ＣＯＬＬＥＧＥ ＯＦ ＡＥＲＯＳＰＡＣＥ ＴＥＣＨＮＯＬＯＧＹ
信息与电－Ｔ－－＿ｖ－程
基于ＦＰ ＧＡ的任意小数分频器的设计
毛为勇’
摘
祁中洋
王兰
（桂林电子科技大学信息与通信学院广西桂林５４１００４）
要论文分析了双模前置小数分频器的分频原理和电路实现．结合脉冲删除技术，提出了一种适于硬件电路实现
ｃｏｕｎｔ
ｉ分别对时钟源和分频时钟的脉冲进行计数，由图４ ４
可见，当时钟源ｃｌｋ每输入１３个脉冲时，分频时钟ｃｌｋｏｕｔ 正好只输出１１个脉冲，此即１３ＭＨｚ时钟到１ｌＭＨｚ时钟 的分频过程。 ２．６占空比的讨论 小数分频无法保证占空比永远只是５０％，但可以尽可 能地让占空比相对均匀化。用上述思路设计时，一般可以 做到只出现５０％和７５％两种占空比，但若出现连续扣除两 个或两个以上脉冲，则占空比就不再只局限于５０％和７５％
一种新的基于FPGA的小数分频器的参数化设计
实现的原理就是在 Ｎ计数器 的基础上 ， 扣除半 个未分频时钟的周期， 从而来实现 Ｎ ０５的计数 ， － ． 也 就实现 了 Ｎ０５的分频 ， －． 实现扣除的电路是 由 ２ 分
频 器 和异 或 逻 辑 组 成 。在 实 际 的小 数 分 频 器 的设 计 过程 中 ， 要 一个 半 整 数 分频 器 和 一 个 整 数分 频 需
的实现 ， 最后对采用本设计方案设计的小数分频器
的性 能给 予分 析 。
１ 半整数分频与整数分频
针对半整数分频器 的 Ｆ Ｇ Ｐ Ａ设 计 ， 目前技术 比
收稿 日期 ：０ ６０ － ２０ － ２ ８ ７
作者简介 ： 王建荣 （９ ９一） 男 ， １７ ， 在读研究生 ， 究方 向 ： 研 光学计量 与测 试技 术。
较成 熟 ， 一般 的设 计方 法 如 图 １ 所示 。
ＣＬ Ｋ
但是该设计方法存在如下的缺陷 ： 因为小数分频是
由两个整数分频的组合实现的 ， 所以小数分频器所
产生 的某 两 个 相 邻 脉 冲 周 期 上 必 然 相 差 一 个 未 分
频时钟的周期 ， 因此分频后产生的时钟抖动性能 比 较差 ； 另外 利用两 个整数 分频 器来 实现 小数 分频
此可以广泛应 用于数 字电路 的 系统设 计 中。 关键词 ：Ｐ Ａ； ＨＤ 分频 器； Ｆ Ｇ Ｖ Ｌ； 抖动 中图分类号 ：Ｐ ３ ． ； Ｎ ７ Ｔ ３ １２ Ｔ ２ 文献标识码 ： Ａ
在小数分频 的 Ｆ Ｇ Ｐ Ａ设计 中， 目前 广泛采用 的 方法是双模前置方式 ， 其中双模 的模值都采用了整 数 ， 而在总体的平均 意义上获得一 个小数分频 。 从
摘 要： 介绍 了一种改进 的基 于 Ｆ Ｇ 小数 分频 器的分 频原理 及 电路设 计 ， 用 了模 块化 和参数 ＰＡ 采
基于FPGA的小数分频频率合成器设计
设为 ３ ３ ，显然 ，在参考信号 关 的 １ 个周期 （ Ｈ） ０ ０
内 ，删 除脉 冲产生 电路 须产 生 ３ 溢 出脉 冲 ，由上 个 图仿 真 波形 可见 ，这 部 分 电路 可 以实现该 任务 。 １ ２ 整数 分 频及 控 制 电路 ． 整数分频部分采用 的是变模程序分频器 。变模程 序分频器 由下 列 部 分 组 成 ：三级 十进 制 减 法计 数 器
仿真结果表明正确。Ｆ Ｇ Ｐ Ａ在设计方案中的应用使得电路简单且便于二次开发。 关键词： 频率合成器；小数分频； 现场可编程门阵列
Ｄ ｓ ｎ ｆ ｃ ｏａ ｆ ｑｅｃ ｄｖ ｉｇ ｑｅｃ ｓｎｈｓ ｅ ｂｓｄ Ｆ Ｇ ｅｉ ｏ ｒ ｔ ｎｌ ｕｎｙ ｉ ｎ ｆ ｕｎｙ ｔｅ ｚｒ ｅ ｏ Ｐ Ａ ｇ ｆ ｉ ａ ｒ ｅ ｉｄ ｒ ｅ ｙ ｉ ａ ｎ
频 器分 频 输 出 。
３
删除脉冲产生电路的功能仿真波形
（ 下转第 ９ ３页）
８ ０
第３ 期
刘兼唐等 ：以太网转换接 口设计
据按照 ＵＤ 〕 Ｉ协议格式打包送入 Ｒ Ｉ ０ ９ Ｓ发送 Ｔ － １Ａ ８ 缓冲区，启动执行命令 ，Ｒ Ｌ ０ ９ Ｔ ８ １ＡＳ自动发送到
以太 网 。数 据 的发 送 校 验 ，总线 数 据 包 的碰 撞 检 测 与避 免 是 由芯 片 自己完 成 的 。
ｃ ｏｎｖ ｎ ｅ ． ｅ ｉ ｎｔ
Ｋ ｙ ｏ ｓ ｆ ｑｅｃ ｓｎ ｅｚ ； ｃｏａｆ ｑｅｃ ｄ ｉｎ ； Ｇ ｅｗ ｒ ： ｕｎｙ ｔ ｓ ｅ ｆ ｔｎｌ ｕｎｙ ｄ ｇ Ｆ Ａ ｄ ｒ ｅ ｙ ｈ ｉｒ ｒ ｉ ｒ ａ ｅ ｉ ｉ ｖ Ｐ
０ 引
言
频 率合 成器 。
数 字 锁相 式 频率合 成是 目前 频 率合 成 领域 中应 用 最 广 泛 的方 法 之 一 。但 是 ，在 一 些 对 频 率 分 辩
基于FPGA的任意小数分频器的设计(正文)
第1章绪论1.1课题背景当今社会是数字化的社会，是数字集成电路广泛应用的社会。
数字集成电路本身在不断地进行更新换代。
它由早期的电子管、晶体管、小中规模集成电路，发展到超大规模集成电路（VLSIC，几万门以上）以及许多具有特定功能的专用集成电路。
但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。
系统设计师们更愿意自己设计专用集成电路（ASIC）芯片，而且希望ASIC 的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（FPLD），其中应用最广泛的当属现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。
1.2研究的目的及意义目的是一方面使我们能够进一步理解课程内容，基本掌握EDA技术和系统知识，增加集成电路应用知识，培养我们的实际动手能力以及分析、解决问题的能力。
另一方面也可以是我们更好地巩固和加深对基础知识的理解，学会设计中小型数字系统的方法，独立完成调试过程，增强我们理论联系实际的能力，提高电路分析和设计能力。
通过实践引导我们在理论指导下有所创新，为专业课的学习和日后工程实践奠定基础。
通过设计，一方面可以加深我们对理论知识的理解，另一方面也可以提高我们考虑问题的全面性，将理论知识上升到一个实践的阶段。
1.3EDA的发展历程及应用1.3.1 EDA的发展历程随着集成电路和计算机技术的飞速发展，EDA（Electronic Design Automation）应运而生，它是一种高级、快速、有效的电子设计自动化技术。
EDA技术以计算机为工具，代替人完成数字系统的逻辑综合、布局布线和设计仿真等工作。
设计者只需要完成对系统功能的描述，然后就可以由计算机来处理这些描述，得到设计结果，修改设计也很方便。
利用EDA工具进行设计，可以极大的提高设计效率。
EDA技术的发展经历了一个由浅到深的过程。
20世纪70年代，随着中小规模集成电路的开发与应用，传统的手工制图设计电路板和集成电路的方法已经无法满足设计精度和效率的要求，因此人们开始进行二维平面图形的计算机辅助设计，以便解脱繁杂、机械的版图设计工作，这就是第一代的EDA工具。
关于分频器的FPGA实现整理思路
关于分频器的FPGA实现整理思路分频器是⽤的最⼴的⼀种FPGA电路了，我最初使⽤的是crazybingo的⼀个任意分频器，可以实现⾼精度任意分频的⼀个通⽤模块，他的思想在于⾸先指定计数器的位宽⽐如32位，那么这个计数器的最⼤值就是2^32=4294967296，假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可以使⽤的频率控制字为：K满⾜关系：，那么设计计数器在每个时钟上升沿累加的值为K，当计数值为2^31时，clkout=1;否则clkout=0.最终即可以实现任意频率的输出，精度的计算⽅法为当K=1时，可以得到clkout=0.0116415321826934814453125Hz，也即是说可以输出的最⼩频率为0.011Hz此外我们最为常见的分频器分为以下4种分析：1.偶数分频最简单，要想得到分频系数为N的频率输出，设定⼀个计数器，这个计数器从零开始加1，当加到N/2-1时计数器清零，或者clkout翻转，以此循环，即可实现偶数倍分频。
2.奇数分频（分占空⽐不确定以及占空⽐50%）⽅法⼀：分频系数为N，占总⽐不确定：以三（N）分频为例，上升沿触发计数，计数器计数到1（N-1）/2时输出时钟翻转，计数到2（N-1）时再次翻转.代码为产⽣1/11占空⽐为⼗⼀分频时钟：在计数值为9和10时均反转时钟，是产⽣抽样脉冲的有效⽅法：always @(posedge clk or posedge rst) beginif(rst)begin//复位cnt<=0;clk_div11<=0;endelseif(cnt==9) beginclk_div11<=~clk_div11; //时钟翻转cnt<=cnt+1; //继续计数endelseif(cnt==10) beginclk_div11<=~clk_div11; //时钟翻转cnt<=0; //计数清零endelsecnt<=cnt+1;end占空⽐50% ，则可以在上⾯的基础上，加上⼀个下降沿触发计数，然后将上升沿和下降沿产⽣的时钟进⾏相或运算，即可得到奇数分频输出。
FPGA奇数和偶数分频器和半整数及任意小数分频器设计(新)
1、半整数分频占空比不为50%//说明：我设计的史上最好用的半整数分频占空比不为50%，包含设计思路module div_5(clk,clk_div,cnt1,cnt2,temp1,temp2);//N+0.5input clk;output clk_div;output reg[31:0]cnt1,cnt2;output reg temp1,temp2;initial begin temp1=0;temp2=1;end //首先进行初始化，temp1=0;temp2=1 parameter N=5; //设定分频系数为N+0.5always @(posedge clk) //temp1上升沿跳变beginif(cnt1==2*N) //2*Nbegin cnt1[31:0]<=32'd0;endelse begin cnt1[31:0]<=cnt1[31:0]+32'd1;endif(cnt1==32'd0) begin temp1<=1;end //高电平时间为N+1;if(cnt1==N+1) begin temp1<=0;end//低电平时间为N;endalways@(negedge clk) //temp2下降沿跳变beginif(cnt2==2*N) //2*Nbegin cnt2[31:0]<=32'd0;endelse begin cnt2[31:0]<=cnt2[31:0]+32'd1;endif(cnt2==32'd0) begin temp2<=0;end //低电平时间为N;if(cnt2==N) begin temp2<=1;end //高电平时间为N+1;endassign clk_div=temp1&&temp2; //逻辑与endmodule//如果要进行N+0.5分频//思路：总的来说要进行N+1+N=2N+1次分频//在时钟的上升沿和下降沿都进行跳变//上升沿进行占空比为N+1比N的时钟temp1;//下降沿进行占空比为N比N+1的时钟temp2;//最后div=temp1&&temp2 即可得到所需要的半整数分频分频5.5仿真结果2、奇数分频占空比为50%//说明：奇数分频。
基于FPGA的小数分频器设计
图1 基于FPGA分频器设计关键词突现分析图3 小数分频器的设计方法及实现过程小数分频器的设计方法：IP核实现法（如PLL、DLL、DCM等）、双模交错计数法和步长累加法[10]以下分别对这三种方法的原理和实现过程进行描述，并在QuestaSim软件中对其进行仿真验证。
最后由图2可以看出CLKFX的输出频率为1/0.04μs ＝25MHz，设计满足需求，实现分频比为1.6的小数分频器设计。
3.2 双模交错计数法（1）实现原理：计数器交错进行模值N计数和模值N+1计数，在分频周期内对N和N+1进行个数平均，实现小数分频器设计[12]。
双模交错计数法的实现原理如图3所示。
该方法的难点是计数器的模值控制逻辑和计数器的累加值修订。
（2）该方法的实现过程：①利用输入时钟频率和输出时钟频率，计算出分频比（输入时钟频率/输出时钟频率），设分频比的小数位数为a。
②选取计数器的两个模值N和N+1，选取原则为N<分频比<N+1。
③在输入时钟的上升沿对计数值进行累加，得到计数器的累加值。
计数值为固定值，具体值为由图4可以看出共进行了10次分频，其中9分频为7次，8分频为3次，分频比为（9×7+8×3）/10＝8.7。
clk_out在每个分频周期的平均频率为1/1.0875μs/10＝9.1954MHz，设计满足需求，实现分频比为8.7的小数分频器设计。
3.3 步长累加法（1）实现原理：以计数器的模值N为溢出基准，计数器在输入时钟的上升沿依次累加步长STEP，计数器的溢出位即为分频输出时钟[13]。
步长累加法的实现原理如图5所示。
该方法的难点是计数器的模值和步长选择。
（2）该方法的实现过程：①利用输入时钟频率和输出时钟频率，计算出分频比（输入时钟频率/输出时钟频率）。
②根据分频比，选定计数器模值N和计数器累加步长STEP。
选取原则：N越大精度越高，STEP＝N/分频比。
③在输入时钟的上升沿依次累加图2 IP核实现法仿真波形图3 双模交错计数法的实现原理图4 双模交错计数法仿真波形图5 步长累加法的实现原理10 集成电路应用 第 38 卷 第 2 期（总第 329 期）2021 年 2 月所示。
基于FPGA的小数分频器设计
第1章 本课题内容1 课题目的频率合成技术是现代通信系统的重要组成部份，是对一个高精度和高稳固度的基准频率进行加、减、乘、除四那么运算，产生具有一样稳固度和基准度的频率。
分频器是数字逻辑电路设计中常常利用的一个大体电路。
通常，整数分频能够很容易地用计数器或状态机来实现。
但在某些场合下，时钟源与所需要的频率并非成整数关系，现在便需要采纳小数分频器进行分频。
一样来讲，小数分频电路能够分为半整数分频电路和非半整数分频电路两类。
关于小数分频的FPGA 设计，目前普遍采纳的方式是双模前置小数分频，和一种由双模前置小数分频改良而取得的小数分频——用一个半整数分频器和一个整数分频器代替双模前置小数分频中的两个整数分频器。
尽管这两种方案输出时钟的占空比误差和抖动性能方面有所不同，但其工作原理却是一致的。
双模前置小数分频器在理论上能够实现任意小数分频。
但在实际的电路设计中，不可能真正实现任意小数分频。
小数分频器的精度受操纵计数器的阻碍，而操纵计数器的设计会受硬件资源的限制，尽管FPGA 有相当丰硕的硬件资源。
另外，基于FPGA 实现的双模前置小数分频器在两个整数分频时钟之间的切换点上，有时候会显现毛刺，而时钟是不该该有毛刺存在的。
现在，就要结合脉冲删除技术，设计出一种能够进行任意小数分频且可不能显现毛刺的小数分频方案，并通过编程实现。
本文利用VHDL 硬件描述语言的设计方式，通过MAXPLUS II 开发平台，利用Altera 公司的FPGA 器件，设计并实现了一种不同占空比的任意小数分频器。
2 小数分频的大体原理假设时钟源的频率为f 0 ，期望取得的频率为f 1 ，那么其分频比X 为： X=10f f （式1-1） 其中，X>1。
假设M<X<M+1,M 为整数，那么有 X=M+212N N N +=2121)1(N N N M N M +⨯++⨯ （式1-2）其中，N 1和N 2均为整数。
当N 1和N 2取不同的正整数时，从)(212N N N +能够取得任意一个小数，就能够够从理论上实现任意小数分频比的分频。
基于FPGA的小数分频器的设计与实现
基于FPGA的小数分频器的设计与实现【摘要】本文首先分析了现有小数分频器的优缺点，在此基础上提出了一种改进型小数分频器的设计方法。
同时结合VHDL文本输入和原理图输入方式，在FPGA开发平台上进行了电路设计，最后利用EDA设计软件QuartusII对其可行性进行了仿真验证。
仿真结果表明：通过对参数的设置，该方案可实现等占空比的任意小数分频。
【关键词】FPGA;仿真;VHDL引言分频器是控制类电路中常用的模块之一。
在实际应用中，设计人员常常需要将一个基准频率通过加、减、乘、除简单的四则运算进行频率合成，以满足不同的电路需求。
常见的偶数分频、奇数分频等成整数关系的频率合成实现相对比较容易。
但在某些的情况下，这种成整数关系的分频技术无法解决频率调整间隔过大的缺点，在此情况下本文提出了一种基于FPGA的小数分频的设计方法。
一般情况下，小数分频器包括半整数分频器和非半整数分频器。
对于半整数分频器我们在《基于FPGA 的通用数控分频器的设计与实现》[1]中有过详细介绍。
本文主要介绍非半整数分频器的设计和实现，并在FPGA开发平台上，结合VHDL文本输入和原理图输入方式进行了电路设计，同时利用EDA开发软件QuartusII对其可行性进行仿真验证。
仿真结果表明：该方法实现的小数分频，具有精度高、转化速度快、资源消耗低，可编程等优点，同时克服了小数分频中等占空比不易实现的问题。
1.几种常见小数分频器假设分频系数为K，输入频率为fin，输出频率为fout，则有：（1）其中：K>1当分频系数为小数时，则K可以表示为：（2）或：（3）其中，M、N、N1、N2均为正整数，且。
1.1 用BCD比例乘法器4527实现对于公式（2），可以利用十进制BCD比例乘法器的加法级联来实现[4]。
如图1所示，为两个4527 BCD比例乘法器的级联。
CLOCK端输入基准频率信号fin。
A、B、C、D四个端口是置数端，用以控制比例乘法器输出脉冲序列的个数。
基于FPGA的小数分频器的实现
基于FPGA的小数分频器的实现
刘亚海;林争辉
【期刊名称】《现代电子技术》
【年(卷),期】2005(28)3
【摘要】介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog-HDL 编程,在ModelSim SE平台下实现分频器的仿真,并用Xili nx公司的芯片Spartan-3来实现.
【总页数】3页(P113-114,117)
【作者】刘亚海;林争辉
【作者单位】同济大学,研究生院,电路与系统,上海,200092;同济大学,研究生院,电路与系统,上海,200092
【正文语种】中文
【中图分类】TN772
【相关文献】
1.基于FPGA的小数分频器的设计与实现 [J], 张建妮
2.采用吞脉冲技术小数分频器的FPGA实现 [J], 潘明;龚然礼
3.一种新型delta-sigma小数分频器的FPGA实现 [J], 王水鱼;冯晓靖
4.基于FPGA的∑-△小数分频器实现 [J], 丁孝永;黄培康;杨于杰
5.基于FPGA的小数分频器设计 [J], 李园;马文;王世佳;赵彦荣
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基于FPGA的∑-△小数分频器实现
基于FPGA的∑-△小数分频器实现
丁孝永;黄培康;杨于杰
【期刊名称】《系统工程与电子技术》
【年(卷),期】2008(30)3
【摘要】针对利用小数分频锁相环实现低相位噪声、高频谱纯度合成信号源的应用场合,提出了一种应用现场可编程逻辑阵列(FPGA)实现Sigma-Delta小数分频的方法.该方法利用现场可编程逻辑阵列的灵活性和常规小数分频器分频特点,在分析Sigma-Delta小数分频器调制原理和功率谱数学模型的基础上,实现了Sigma-Delta小数分频器.给出了实现方案的原理图和试验结果,通过硬件验证该方法的有效性.
【总页数】4页(P581-584)
【作者】丁孝永;黄培康;杨于杰
【作者单位】无线电计量测试研究所,北京,100854;无线电计量测试研究所,北京,100854;无线电计量测试研究所,北京,100854
【正文语种】中文
【中图分类】TN74
【相关文献】
1.基于FPGA的小数分频器的设计与实现 [J], 张建妮
2.基于FPGA的小数分频器的实现 [J], 刘亚海;林争辉
3.采用吞脉冲技术小数分频器的FPGA实现 [J], 潘明;龚然礼
4.一种新型delta-sigma小数分频器的FPGA实现 [J], 王水鱼;冯晓靖
5.基于FPGA的小数分频器设计 [J], 李园;马文;王世佳;赵彦荣
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频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。
分频器是集成电路中最基础也是最常用的电路。
整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。
但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。
本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。
随着超大规模集成电路的发展，利用FPGA小数分频合成技术解决了单环数字频率合成器中高鉴相频率与小频间隔之间的矛盾。
1 双模前置小数分频原理
小数分频器的实现方法很多，但其基本原理一样，即在若干个分频周期中采取某种方法使某几个周期多计或少计一个数，从而在整个计数周期的总体平均意义上获得一个小数分频比，设要进行分频比为K的小数分频，K可表示为：
式中：n,N,X均为正整数；n为到X的位数，即K有n位小数。
另一方面，分频比又可以写成：
式中：M为分频器输入脉冲数；P为输出脉冲数。
令P=10n，则：
以上是小数分频器的一种实现方法，即在进行10n次N分频时，设法多输入X个脉冲。
2 电路组成
每个周期分频N+10-n.X，其电路双模前置小数分频器电路由÷N/N+1双模分频器、控制计数器和控制逻辑3部分组成。
当a点电平为1时，进行÷N分频；当a点电平为0时进行÷N+1分频。
适当设计控制逻辑，使在10n个分频周期中分频器有X次进行÷N+1分频，这样，当从fo输出10n个脉冲时，在fi处输入了X.(N+1)+(10n-X).N个脉冲，也就是10n.N+X 个脉冲，其原理如图1所示。
3 小数分频器的Verilog-HDL设计
现通过设计一个分频系数为8.7的分频器来给出使用VerilogHDL语言设计数字逻辑电路的一般设计方法。
这里使用÷8／9双模前置分频器，按照前面的分析，可以通过计数器计数先做3次8分频，后做7次9分频，即可得到平均分频系数8.7。
由于从N分频切换到N+1分频和从N+1分频切换到N分频都会产生一个随时间增长的相位移，如果简单的先进行3次8分频后做7次9分频将会产生很大的相位波动。
考虑到该小数分频器要进行多次8分频和9分频，那么就设法将两种分频混合均匀，这种“均匀”工作是通过计数器来完成的，在这里只讨论一位小数的情况，下面简要介绍这种混合的方法：
每进行一次分频，计数值为10减去分频系数的小数部分，各次计数值累加。
若累加结果小于10，则进行N+1分频，若大于10或等于10，则进行N分频。
该例中计数值为（10－7）＝3，前3次累加结果都小于10，所以为9分频，第四次累加结果为12，则去掉十位数后累加结果变为2，同时进行8分频，表1给出了该分频器的分频过程。
若分频系数后为两位小数，则用100减去分频系数的小数部分。
用VerilogHDL设计÷8/9双模前置分频器的描述程序如下：
4 波形仿真
上述的÷8/9双模前置分频器的描述程序经ModelSim编译、时序模拟后，得到的波形如图2所示。
由图2可见，当reset为0时，分频器复位，当a为1时，进行8分频，当a为0时则进行9分频。
如图3所示，在前3个时钟，a值为0，则进行9分频，其后一个时钟a为1，进行8分频，后两个脉冲，又进行9分频，后进行一次8分频，然后又进行两次9分频，最后进行一次8分频。
5 电路实现
FPGA现场可编程门阵列（FieldProgrammableGateArray）是20世纪80年代中期出现的高密度可编程逻辑器件。
FPGA及其软件系统是开发数字电路的最新技术。
他利用EDA技术，以电路原理图、硬件描述语言、状态机等形式输入设计逻辑；他提供功能模拟、时序仿真等模拟手段，在功能模拟和时序仿真度满足要求后，经过一系列的变换，将输入逻辑转换成FPGA器件的编程文件，以实现专用集成电路。
本设计选用Xilinx公司推出的90nm工艺制造的现场可编程门陈列Spartan-3来设计小数分频器，体积减小，可靠性提高。
6 结语
采用前置双频分频器设计的小数分频器，小数分频器的精度受控制计数器的影响，当n值为100时，小数分频的精度达到1/100；当n值为1000时，小数分频的精度达到1/1000；依此类推。
FPGA有相当丰富的硬件资源，因此可以用FPGA设计高精度的小数分频器。
采用FPGA组成的数字频率合成器，单环鉴相频率达100MHz以上，分辨率可达10－6。
这种小数分频器得到了广泛的应用，例如，对图象采集系统中的行分频和列分频的设计，就可以应用本分频器电路作为时钟发生器。