EDA与VHDL实验-四选一数据选择器

1.QuartusII软件的具体设计步骤
1.1建立文件夹
在这个文件夹里创建二级文件夹my4s1存放相应项目、程序文件；在一级文件夹里存放RTL电路和仿真波形文件。

1.2创建工程
通过 File => New Project Wizard为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称为my4s1。

1.3设计输入
通过 File => New 菜单命令，在随后弹出的对话框中选择 VHDL File选项，点击 OK 按钮。

通过File => Save As 命令，将其保存，并加入到项目中。

在VHDL界面输入两输入与门程序，然后通过 File => Save As 命令保存。

1.4综合和编译
选择Processing =>Start Compilation,检查程序语法错误，并生成RTL图。

执行Tools =>Netlist Viewer =>RTL Viewr, 生成RTL图。

1.5模拟仿真
在 File 菜单下，点击 New 命令。

在随后弹出的对话框中，选中 Vector Waveform File 选项。

进入波形编辑器窗口工具条。

指定模拟终止时间。

Edit => Node Finder,点击 List 按钮，列出电路所有的端子，全部拉入波形区。

编辑输入激励信号波形.分别选中 a，b，c，d，s1，s2信号,指定为不同的clock，en分高低电平测试。

功能仿真：Processing=>Generate Functional Simulation Netlist，使用命令Processing=>Simulator Tool ，选择fundamatol，开始仿真。

【注】本设计使用QuartusII 9.1版本，内有仿真器。

2.程序设计
library IEEE;
use IEEE.std_logic_1164.all;
entity my4s1 is
port(a:in std_logic;
b:in std_logic;
c:in std_logic;
d:in std_logic;
en:in std_logic;
s1:in std_logic;
s2:in std_logic;
y:out std_logic);
end my4s1;
architecture Behavioral of my4s1 is
signal s:std_logic_vector(1downto0);
signal y1:std_logic;
begin
process(en,y1)
begin
if(en='0')then
y<=y1;
else
y<='1';
end if;
end process;
s<=s2&s1;
y1<=a when s="00"else
b when s="01"else
c when s="10"else
d;
end Behavioral;
3.RTL电路
四选一数据选择器RTL电路
4.功能仿真
波形图：
en=0
四选一数据选择题仿真结果(1) en=1
四选一数据选择题仿真结果(2)
波形分析:
当en=1时，不论a~c的输入状态如何，均无输出(y=1)，多路开关被禁止；使能端en=0时，多路开关正常工作，根据地址码s2，s1的状态选择a~c输入信号中某一个通道的数据输送到输出端y。

经检验，符合逻辑。

5.注意事项
一定要建立文件夹，否则项目的全部文件会分散。

设计文件名与实体名必须相符。

仿真时，注意要选择functional，而不是timing。