基于封装设计思想实现8位全加器

<实验报告一>
学生姓名：
班级学号：
指导老师：
<基于封装设计思想实现8位全加器>
一、实验名称：基于封装设计思想实现8位全加器
二、实验学时：3学时
三、实验目的：
1) 在掌握QuartusII软件环境和全加器原理的基础上，重点学习
Verilog封装的设计方法。

2)进一步巩固文本和图形法结合的设计方法。

四、实验内容
分别用原理图输入法和文本输入法来设计八位全加器。

1）原理图输入法：
给出一位全加器的原理图，在quartusⅡ中封装一位全加器，再用它顺序链接形成八位全加器。

2）文本输入法：
用Verilog语言编写源程序来实现八位全加器。

五、实验仪器
1．PC机
2. 数字系统设计实验开发板
六、实验步骤
1）熟悉quartusII的使用
a)打开开发环境，如图表1
图表 1
2）原理图输入法
a) 我们在这里给出一位加法器的原理图图表2。

图表 2
b) 给出一位加法器的真值表图表3。

图表 3
3) 文本输入方法
i.创建Verilog程序文件，如图表。

图表 5
ii.把同学们自己写的源程序输入进去，然后编译，如果不
明白，可以参考以前的实验。

iii.代码可以参考《V erilog数字系统设计教程》，P199，进行设计。

4）通过文本输入法或原理图输入法实现一位加法运算器，并将其封装，然后通过8个一位加法器的链接实现8位加法器。

封装方法：一位加法器程序编写并编译通过后，点击
File->Creat/Update->Creat Symbol Files for Current File可以产生与module同名的元器件，然后可以通过对器件的连接产生一个8位加法器。

请同学们根据一位加法器设计出8位加法器的电路图。

然后进行仿真。

我们在这里提供一个4位加法器的参考设计图6.
图表 4
七、实验结果
1.文本输入法
1.1一位全加器：
程序代码：
module one_bit(s,co,x,y,ci);
input x,y,ci;
output s,co;
wire a,b,c;
xor (s,ci,x,y);
and
and1(a,x,y),
and2(b,x,ci),
and3(c,y,ci);
or (co,a,b,c);
endmodule
波形图：
1.2 八位全加器
程序代码：
module eight_bit(s,co,x,y); input [7:0] x,y;
output [7:0] s;
output co;
assign {co,s}=x+y;
endmodule
波形图：
2.原理图输入法：2.1 一位全加器原理图：
波形图：
2.2 八位全加器：原理图：
波形图：
八、问题讨论：
为什么我们有时候用always，而有时候又用assign，同学们能否正确区分它们的区别？
assign语句即持续赋值语句，主要用于对wire型变量的赋值，因为wire即线型的值不能存住，需要一直给值，所以需要用持续赋值。

always语句即过程赋值语句，主要用于reg 型变量的赋值，因为always语句被执行是需要满足触发条件的，所以always过程块里面的内容不是每时每刻都被执行，因此需要将被赋值的对象定义成寄存器类型，以便这个值能被保持住。

九、附录
程序代码：
1.1一位全加器：
程序代码：
module one_bit(s,co,x,y,ci);
input x,y,ci;
output s,co;
wire a,b,c;
xor (s,ci,x,y);
and
and1(a,x,y),
and2(b,x,ci),
and3(c,y,ci);
or (co,a,b,c);
Endmodule
1.2 八位全加器
程序代码：
module eight_bit(s,co,x,y); input [7:0] x,y;
output [7:0] s;
output co;
assign {co,s}=x+y;
endmodule。