3线 - 8线译码器
3 8译码器
试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用；2、了解使用ModelSim进行组合数字电路设计的一般步骤；3、掌握组合逻辑电路的设计方法；4、掌握组合逻辑电路3线-8线译码器的原理；5、掌握门级建模的方法；二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。
因此，译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。
二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。
例如，典型的3线-8线译码器功能框图图1-1所示。
输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。
表1-1是74HC138的逻辑功能表。
当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。
74HC138有3个附加的控制端''123,S S S 和。
当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁为高电平。
这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法；2、74HC138的逻辑功能；3、门级建模的一般方法和基本语句；4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)；四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)；注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；图1-31-2 [File]/[New]/[Project…]新建一个project，会弹出Create Project对话框(如图1-4)；图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称；⏹指定项目所在路径；如果所指定的目录不存在，会弹出对话框提示是否建立这个目录；一般选择是；⏹缺省的工作库名；注意：1、路径一般不应包含汉字；2、逻辑应在ModelSim的安装目录下指定；3、缺省的工作库的名称一般不需要改动；2、载入HDL元文件2-1设定好1-2步骤的每项内容后，点击OK，弹出Add items to the Projects对话框；如图1-5所示。
74ls138管脚图及功能真值表
74ls138引脚图74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。
如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
71LS138有三个附加的控制端、和。
当、时，输出为高电平（S＝1），译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。
这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。
带控制输入端的译码器又是一个完整的数据分配器。
在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。
这就不难理解为什么把叫做地址输入了。
例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。
【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。
3-8译码器工作原理
3-8译码器工作原理译码是编码的反过程。
编码是将信号转换成二进制代码，译码则是将二进制代码转换成特定的信号。
将输入的二进制代码转换成特定的高（低）电平信号输出的逻辑电路称为译码器。
假设译码器由n个输入信号和N个输出信号，如果满足N=2n，就称为全译码器，又称二进制译码器，常见的全译码器由2-4线译码器、3-8线译码器、4-16线译码器等。
如果满足N<2n，称为部分译码器，如二-十进制译码器（又称4-10译码器）、显示译码器等。
3-8线译码器是一种全译码器（二进制译码器）。
全译码器的输入是3位二进制代码，3位二进制代码共有8种组合，故输出是与这8种组合一一对应的8个输出信号。
译码器将每种二进制的代码组合译成对应的一根输出线上的高（低）电平信号。
因此这种译码器也称为3-8线译码器。
图5-44时5-6-1线译码器的框图。
图1 3-8线译码器框图根据3-8线译码器的逻辑功能可以列出它的逻辑真值表，如表1所示。
从表1中所示可以看出，输入信号的每一种组合对应着一个输出端的高电平信号，即输出端为高电平（1）时认为该输出端有输出信号。
当然，根据有需要也可以定义输出端为低电平（0）时认为该输出端有输入信号，此时称输出端低电平有效。
表1 3-8线译码器的逻辑真值表输入输出A2A1A0Y7Y6Y5Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 00 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 10 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 00 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 01111根据真值表可以写出逻辑函数式为(1)根据逻辑函数式可以画出3-8线译码器的逻辑电路，如图2所示。
图2 3.8线译码器的逻辑电路图。
用candence编辑3-8译码器
课程设计任务书摘要3位二进制译码器又叫做3线-8线译码器，因为它有3根输入代码线、8根输出信号线。
由于译码器各个输出信号逻辑表达式的基本形式是有关输入信号的与运算，所以它的逻辑图是由与门组成的阵列，这也是译码器基本电路结构的一个重要显著特点。
本文记述了电路原理图的输入、仿真电路图及对整体进行仿真并验证。
其中值得注意的是在原理图输入中，对NMOS、PMOS的元件选择gpdk180元件库中的元件，在仿真电路设计中，由于3个输入并在结果中显示8个输出，且输入状态分别有000、001、010、011、100、101、110、111，在设计信号输入时要确定每个输入的周期，以便于采集整个输入状态，例如：输入A的周期为40ns，输入B 的周期为120ns，输入C的周期为360ns即可完成全部状态。
关键词：IC5141，3-8译码器，CMOS，集成电路目录引言 (4)一、逻辑分析与设计 (6)1.1状态分析 (6)1.2逻辑输出表达式 (6)二．原理图输入 (7)2.1环境配置 (7)2.2 建立设计库 (7)2.3电路原理图的输入 (7)2.4创建symbol (9)三仿真和性能分析 (9)3.1 创建仿真电路图 (9)3.2 电路的仿真分析 (10)3.3仿真结果如下： (12)结论 (13)参考文献 (14)引言译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。
变量译码一般是一种较少输入变为较多输出的器件，一般分为2n译码和8421BCD码译码两类。
显示译码主要解决二进制数显示成对应的十、或十六进制数的转换功能，一般其可分为驱动LED和驱动LCD两类。
译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。
3线—8线译码器，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。
用译码器设计组合逻辑电路例题
用译码器设计组合逻辑电路例题一、用3线—8线译码器74HC138W门电路实现逻辑函数Y A/B/C/ A/ BC/ ABC。
(要求写出过程，画出连接图)(本题10分)解：(1) 74HC138勺输出表达式为：(2分) Y i/ m：(i 0~7)(2) 将要求的逻辑函数写成最小项表达式：(2分)Y A/B/C/ A/BC/ ABC m0 m2 m7 (m0m1/m7)/(3) 将逻辑函数与74HC138的输出表达式进行比较：设A= A2、B= A1、C= A0,得：Y (m0m1/m7)/ (丫0/丫2/丫7/)/(2分)(4) 可用一片74HC138H加一个与非门就可实现函数。
其逻辑图如下图所示。
(4分)t丫。
Y1 Y2 Y3 Y4 Y5 Y a Y7 74HC138A〉A〔A。
Sg S3r ~0ABC +5V d.三、公司A 、8 C 三个股东，分别占有50% 30咧日20%勺股份，试用一片3线-8 线译码器74HC138^若干门电路设计一个三输入三输出的多数表决器， 用丁开会 时按股份大小记分输出通过、平■局和否决三种表决结果。
通过、平■局和否决，分 别用X 、Y 、Z 表示（股东赞成和输出结果均用1表示）。
（12分）（3）画连线图（4分）令 74HC138的地址码 A 2 A,A 1 B,A 0 CX AB /C ABC / ABC 74HC138 A- A* S 〔 Sg S3 == | 二 午 ABC +5Vm 5 m 6 m 7 （m 5m ；m 7）,Y A /BC AB /C / ABC m 3 mu/ / / \ / （m 3m 4） Z A /B /C / A /B /C A /BC / m 0 m 1 m 2 （m 0m ；m ；）/解：（2）歹0写表达式（4四、某学校学生参加三门课程A、B、C的考试，根据课程学时不同，三门课程考试及格分别可得2、4、5分，不及格均为0分，若总得分大丁等丁7分，便可结业。
3-8译码器
组合电路——3-8译码器的设计一、实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、熟悉原理图输入及仿真步骤。
3、掌握组合逻辑电路的静态测试方法。
4、初步了解可编程器件设计的全过程。
5、理解硬件描述语言和具体电路的映射关系。
二、硬件要求主芯片Altera EPM7128SLC84-15，时钟。
三、实验内容描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。
四、实验原理三-八译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输入端低电平有效输出端从零到八记，标号为N输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。
三个输入端能产生的组合状态有八种。
电路符号：3-8译码器器工作原理框图。
如图1所示。
图1五、实验源程序：decoder3_8.vhdlibrary ieee;use ieee.std_logic_1164.all;entity decoder3_8 isport(a,b,c,g1,g2a,g2b:in std_logic;y:out std_logic_vector(7 downto 0));end ;architecture rtl of decoder3_8 issignal dz:std_logic_vector(2 downto 0);begindz<=c&b&a;process(dz,g1,g2a,g2b )beginif (g1='1' and g2a='0' and g2b='0') thencase dz iswhen "000"=>y<="11111110";when "001"=>y<="11111101";when "010"=>y<="11111011";when "011"=>y<="11110111";when "100"=>y<="11101111";when "101"=>y<="11011111";when "110"=>y<="10111111";when "111"=>y<="01111111";when others=>y<="XXXXXXXX"; end case;elsey<="11111111";end if;end process;end;六、波形仿真结果。
3线8线译码器(有地址锁存)
３线—８线译码器（有地址锁存）
外引线排列
极
限
值
推荐工作条件
电源电压 输入电压 输出电压 输入电流 输出电流
电源电流
VCC…………….-0.5~+7.0V V1….…..-1.5V~+Vcc+1.5V VO……….-0.5V~Vcc+0.5V I1（每端）…….…..±20mA IO(每端)…………...± 25mA
1.2
1.2
2.0
1.9
1.9
1.9
4.5
4.4
4.4
4.4
V
6.0
5.9
5.9
5.9
VI=VIL或VIH
4.5
|IO| ≤4.0mA
6.0
|IO| ≤5.2mA
VI=VIL或VIH
2.0 4.5
|IO| ≤20µA VOL 输出低电平电压
6.0
（最大）
VI=VIL或VIH
4.5
|IO| ≤4.0mA
2.0
195
4.5
39
6.0
33
2.0
100
4.5
20
6.0
17
2.0
50
4.5
10
6.0
8
2.0
75
4.5
15
6.0
13
2.0
80
4.5
16
6.0
14
75
10
246
291
49
58
ns
42
49
125
150
25
30
ns
用原理图法设计一个3-8译码器组合电路
用原理图法设计一个3－8译码器组合电路用原理图法设计一个3,8译码器组合电路一、实验目的1.通过一个简单的3,8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解可编程器件设计的全过程。
二、实验器材1.台式计算机 1台。
2.可编程逻辑逻辑器件实验软件1套。
3.下载电缆一套。
4.示波器一台。
三、实验说明(台式计算机用于向可编程逻辑逻辑器件实验软件提供编程、仿真、下载1 的平台，供用户使用。
2(可编程逻辑逻辑器件实验软件向原理图的设计提供平台，并将调试好的原理图下载到可编程逻辑逻辑器件中。
3(下载电缆是可编程逻辑器件软件和可编程逻辑逻辑器件之间的接口电缆，为了便于区别，用不同颜色导线区分下载电缆的电源、地和信号，一般用红色导线接电源，用黑色导线接地。
4(示波器用于观察可编程逻辑器件执行程序时输出信号的变化。
四、实验原理说明3线-8线译码器具有将一组三位二进制代码翻译为相对应的输出信号的电路特点。
输出信号D7,D0的表达式功能表输入输出C B A D7 D6 D5 D4 D3 D2 D1 D0Y 0 0 0 0 0 0 0 0 0 0 1 0Y 0 0 1 0 0 0 0 0 0 1 0 1Y 0 1 0 0 0 0 0 0 1 0 0 2Y 0 1 1 0 0 0 0 1 0 0 0 3Y 1 0 0 0 0 0 1 0 0 0 0 4Y 1 0 1 0 0 1 0 0 0 0 0 5Y 1 1 0 0 1 0 0 0 0 0 0 6Y 1 1 1 1 0 0 0 0 0 0 0 7五、实验内容和步骤、建立工程 1(1)软件的启动:打开 Quartus II软件,如图1-1所示。
图1-1(2)启动File菜单，点击New Project Wizard，如下图1-2所示。
图1-2(3)进入向导，选择Next，如图1-3所示。
图1-3(4)设置保存路径，以及项目名称，项目名称为decode3_8,如图1-4所示。
3线8线译码器设计
课程设计任务书学生姓名：陈莲专业班级：自动化0607指导教师：李向舜工作单位：自动化学院题目: 3线-8线译码器初始条件：1.以上版本软件；2.课程设计辅导资料：“数字电路EDA入门”、“VHDL程序实例集”、“EDA技术与VHDL”、“EDA与数字系统设计”等；3.先修课程：电路、电子设计EDA、电子技术基础等。
4.要紧涉及的知识点：门电路、组合逻辑电路、时序逻辑电路等。
要求完成的要紧任务:（包括课程设计工作量及其技术要求，和说明书撰写等具体要求）1.课程设计时刻：1周；2.课程设计内容：依照指导教师给定的题目，按规定选择其中1套完成；3.本课程设计统一技术要求：研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码（含注释），上机调试运行程序，记录实验结果（仿真结果），并对实验结果进行分析和总结。
具体设计要求包括：①温习EDA的相关技术与方式；②把握VHDL或Verilog语言，并要求能编写程序。
③Quartus软件的利用：把握程序编辑、编译、调试、仿真方式。
④设计相关简单的电路，完成既定的功能。
4.课程设计说明书按学校“课程设计工作标准”中的“统一书写格式”撰写，具体包括：①目录；②译码器相关的理论分析、归纳和总结；③3线-8线译码器的结构组成、原理分析及真值表。
④程序设计框图、程序代码（含注释）；⑤给出程序中要紧函数或语句的功能说明和利用说明；⑥给出程序仿真运行结果和图表、和实验结果分析和总结；⑦课程设计的心得体会（至少500字）；⑧参考文献；⑨其它必要内容等。
时刻安排：指导教师签名：年月日系主任（或责任教师）签名：年月日摘要本次能力拓展训练要求设计一个3线-8线译码器，要紧在于分析3线-8线译码器的组成和其实现原理，本次拓展训练要紧目的在于研读辅导资料对应章节，对选定的设计题目进行理论分析，针对具体设计部份的原理分析、建模、必要的推导和可行性分析，画出程序设计框图，编写程序代码，上机调试运行程序，记录实验结果，并对实验结果进行分析和总结。
译 码 器
例3.3.5 试用74LS138及少量与非门构成1位全加器。
解：
1位全加器有3个输入变量 Ai ，Bi ，Ci1 ，而74LS138有3位编码输 入，因此可以采用74LS138译码器构成1位全加器。
由前文可知1位全加器的输出表达式为
Si Ci
Ai BiCi1 Ai BiCi1 Ai BiCi1 Ai Bi BiCi1 AiCi1
根据真值表所示逻辑功能，可写出3位二进制译码器的输出表
达式为
Y0 A2 A1 A0 Y1 A2 A1 A0 Y2 A2 A1 A0 Y3 A2 A1 A0 Y4 A2 A1 A0 Y5 A2 A1 A0 Y6 A2 A1 A0 Y7 A2 A1 A0
2．集成3线—8线译码器
将设计好的3线—8线译码器封装在一个集成芯片上，便成 为集成3线—8线译码器，如图3-31所示为74LS138逻辑符号图。
（a）共阳极
（b）共阴极
图3-35 LED数码管两种接法
2）液晶显示器件 液晶显示器件（LCD）是一种平板薄型显示器件。由于它
的驱动电压低，工作电流非常小，与CMOS电路结合可以构成 微功耗系统，所以被广泛应用于电子钟表、电子计算机以及其 他仪器和仪表中。
如图3-36（a）所示是字段a的液晶显示器件交流驱动电 路，图3-36（b）所示是产生交流电压的工作波形。
如图3-32所示，画出4位二 进制译码器的逻辑电路图。
图3-32 例3.3.4的电路结构
3．显示译码器
1）半导体显示器件 某些特殊半导体材料做成的PN结，在外加一定电压时，能
将电能转化成光能，利用这种PN结的发光特性制作成的显示器 件称为半导体显示器件。常用半导体显示器件有单个的发光二 极管及由多个发光二极管组成的LED数码管等，如图3-33所示 为二者的逻辑符号图。
3～8线译码器和非门实现逻辑函数
3～8线译码器和非门实现逻辑函数3～8线译码器是非门电路的实际应用之一,它可以将输入信号转换为数字信号。
下面是一个简单的逻辑函数实现,使用3～8线译码器和非门:假设我们有一个输入信号X,该信号由3个比特(二进制位)表示。
我们需要将该信号转换为一个二进制数,以便我们可以进行后续的逻辑运算。
首先,我们将非门和非门连接在一起,以将输入信号X转换为输出信号Y。
具体而言,我们将非门的输出设置为0,输入设置为1,此时Y的输出将等于X的异或。
接下来,我们需要将Y的每个比特转换为一个二进制数,以便我们可以进行逻辑运算。
我们可以使用一个三输入三输出的计数器来实现这一点。
计数器的每个输入连接到非门的输入端,每个输出连接到Y的每个比特的输入端。
具体而言,计数器的第1个输入连接到非门的第1个输入端口,第2个输入连接到非门的第2个输入端口,第3个输入连接到非门的第3个输入端口。
计数器的每个输出连接到Y的对应比特的输入端口。
当计数器达到0时,Y的每个比特都将被转换为0,因为非门的输出设置为0,输入设置为1。
我们可以使用一个组合逻辑框架来实现这一点,将每个计数器的输出连接到一组逻辑门,以实现逻辑运算。
具体而言,我们可以使用一个4位计数器,其中每个计数器的输出连接到一个与非门,以实现0、1、0、1的组合逻辑运算。
例如,如果我们需要将Y的比特转换为0、1、0、1中的一个,我们可以使用如下配置:```Y T10 T9 T8 T7------ ------ ------ ------0 | | | |1 | | | |0 | | | |1 | | | |0 | | | |1 | | | |T1 ------ T2 ------ T3 ------ T40 | X | 0 | 0 |1 | X | 1 | 1 |0 | 0 | X | 0 |1 | 1 | 0 | X |0 | 1 | 1 | 1 |1 | 0 | 1 | 0 |```在这个例子中,X的比特数为3,因此我们需要将X转换为0、1、0、1中的一个。
74LS138的工作原理
74LS138的工作原理
74LS138是一个3-8线译码器/解码器集成电路。
它有3个输入线A0，A1和A2，以及8个输出线Y0-Y7。
其工作原理如下：
1. 输入选择：根据输入线A2、A1和A0的逻辑电平，选择要
激活的输出线。
2. 译码功能：当输入线的逻辑电平满足特定条件时，将激活相应的输出线。
输出线上的逻辑电平取决于电路连接的方式，可以是高电平、低电平或三态（输出线不连接到任何电路）。
3. 解码功能：74LS138还可以作为解码器使用。
在解码模式下，输入线A2、A1和A0信号负逻辑，将会选择并激活一个输出线，其余输出线处于三态。
4. 输出端：输出线Y0-Y7的状态由输入线A2、A1和A0的逻
辑电平决定。
其中，只有一个输出线为低电平，其余输出线为高电平或三态（解码模式下）。
5. 使能端：除了输入线和输出线之外，74LS138还具有使能端（通常标记为G），通过对使能端进行控制，可以控制
74LS138的工作状态。
综上所述，74LS138通过输入选择和译码功能，根据输入信号
的逻辑电平激活特定的输出线，实现3-8线的译码器/解码器
功能。
3线8线译码器
VHDL硬件描述语言与数字逻辑电路设计实验报告专业：电子科学与技术班级：电技091班姓名：赵月美学号：0907010029指导老师：顾平老师时间：20011年12月22日一.试验名称：3线8线译码器二．实验目的：（1）掌握QuartusII的实验环境；（2）掌握项目的建立方法；（3）学习文本文档的输入方法；（4）学习EDA工具对文本文件的编译；（5）学习波形文件的建立和保存；（6）学习EDA工具的软件仿真方法；（7）了解PLD的工程下载方法及硬件仿真。
三．实验原理：程序代码如下，主要用的是IF语句。
其格式如下：IF 条件THEN顺序处理语句;ELSIF 条件THEN顺序处理语句;…ELSE顺序处理语句;END IF;四．实验器材：计算机一台，试验箱一个，PC一台五．实验步骤：（1）编写程序如下：（2）仿真，验证程序无误！当出现Project comlilation was successful0 errors0 warnings时编译就成功咯！（3）建波形文件后，进行功能仿真的波形文件如下图所示（4）生成RTL文件（5）下载：首先选对应的管脚如下（6）下载成功六．实验总结通过实验的学习，熟悉并逐渐掌握了使用QuartusII软件进行硬件电路设计的步骤：（1）、创建工程（2）建立VHDL文件（3）编写程序（4）点击（start compilation）对.VHDL文件进行编译仿真（5）点击processing下拉菜单中的generate functional simulation netlist，生成功能性仿真网表。
（6）建立波形文件，在文件中查找节点保存后仿真（7）点击assignment下拉菜单选择pins，进行器件的功能引脚配置，仿真成功后点击，从而实现设计目标文件的下载。
七．实验心得：（1）需要特别注意的是在编译过程中，File的名字一定要和Entity的名字一样。
如果编译提示有错误，就根据提示一步一步的修改。
3-8线译码器
一、实验目的1、掌握MAX+PlusII软件的基本操作与应用。
2、会使用VHDL语言编写简单的程序。
3、了解可编程器件MAX7000S器件的设计全过程，并能处理设计过程出现的简单问题。
二、实验器材硬件：MAX+PlusII实验开发板（芯片是EPM7128SLC84-15,包括电源线，并行下载电缆），计机一台。
软件：安装Max+plusII 10.2 软件并安装license。
对于WindowsNT/2000/XP,还需要安装下载电缆的驱动程序。
三、实验步骤：MAX+PlusII支持多种设计输入方法，如原理图输入、硬件描述语言（HDL）输入、波形图输入、底层输入和层次输入等，本实验采取的是硬件描述语言输入方法，使用VHDL语言。
（一）VHDL程序输入：1、软件的启动：单击“start”进入“程序”选中“Max+PlusII 10.2 BASELINE”，打开“”Max+plusII软件。
2、启动Max+PlusII\Text Editor菜单，弹出VHDL语言输入窗口，将已经编写好的3-8译码器的程序写入。
程序语言如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY decoder ISPORT( inp : IN std_logic_vector(2 downto 0);outp: OUT bit_vector(7 downto 0));END decoder;ARCHITECTURE a OF decoder ISBEGINoutp(0)<='1' when inp="000"else'0';outp(1)<='1' when inp="001"else'0';outp(2)<='1' when inp="010"else'0';outp(3)<='1' when inp="011"else'0';outp(4)<='1' when inp="100"else'0';outp(5)<='1' when inp="101"else'0';outp(6)<='1' when inp="110"else'0';outp(7)<='1' when inp="111"else'0';END a;（二）设置管脚：将输入inp2、inp1、inp0设置到三个按键开关上，对应管脚分别是56、57、58输出outp7、outp6…outp0设置到八个LED灯上，对应管脚分别是30、31、33、34、35、36、37、39。
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VI=VIL或VIH |IO| ≤20µA
VI=VIL或VIH |IO| ≤4.0mA |IO| ≤5.2mA
I1输入电流（最大） V1=VCC或GND
ICC 电源电流 （最大）
V1=VCC或GND IO=0µA
规
范
值
VCC
54/74HC
74HC
54HC
单位
(V)
TA=25℃
TA=全温
TA=全温
2.0
（最大）
tPHL 传输延迟时间
（最大）
tPLH 传输延迟时间 tPHL （最大）
tPHL 传输延迟时间
（最大）
tPLH 传输延迟时间
（最大）
数 A→ A→
SA→
,→
, →Y
测 试 条 件 VCC 54/74HC (V) TA=25℃
2.0
150
4.5
30
6.0
26
2.0
200
4.5
40
6.0
34
2.0
150
4.5
30
6.0
26
2.0
175
4.5
35
6.0
30
2.0
150
4.5
30
6.0
26
tTLH 输出转换时间 tTHL （最大）
2.0
75
4.5
15
6.0
13
CPD 功耗电容（典型值）
75
CI 输入电容（最大）
10
*无负载动态动耗PD=CPD·VCC²·f+ICC·VCC
无负载动态动耗电流IS=CPD·VCC·f+ICC
静态参数
参数
测试条件
VIH 输入高电平电压 （最小）
VIL 输 入 低 电 平 电 压 （最大）
VOH输出高电平电压 （最小）
VI=VIH或VIL |IO| ≤20µA
VI=VIL或VIH |IO| ≤4.0mA |IO| ≤5.2mA
VOL 输出低电平电压 （最大）
功率耗散
PD*………………...500mW
储存温度范围
TS…………...-65℃~+150℃
焊 接 温 度 (10 秒)TL。
T L…………………..300℃
注：高温下的PD降低值：塑料双列-12mW/℃（从 65℃至 85℃）
陶瓷双列-12mW/℃（从 100℃至 125℃）
VCC =4.5V………..≤ 500ns VCC =6.0V….……..≤400ns
（最大）
tPLH 传输延迟时间
（最大）
数
A→ A→ SA→
,→ ,→
测试条件
VCC
(V)
5
5
5
规范值 54/74HC 25 35 25
单位 ns ns ns
5
30
ns
5
25
ns
动态参数（CL=50pF、tr=tf =6ns、除非另有说明）
参
tPLH 传输延迟时间
极
限
值
推荐工作条件
电源电压 输入电压 输出电压 输入电流 输出电流
电源电流
VCC…………….-0.5~+7.0V V1….…..-1.5V~+Vcc+1.5V VO……….-0.5V~Vcc+0.5V I1（每端）…….…..±20mA IO(每端)…………...± 25mA
ICC(Vcc或GND 端)± 50mA
规范值 74HC
TA=全温 189 38 32 252 50 43 189 38 32 221 44 37 189 38 32
54HC TA=全温
224 45 38 298 60 51 224 45 38 261 52 44 224 45 38
95
110
19
22
16
19
10
10Biblioteka 单位ns ns ns ns
电源电压 输入电压 输出电压 工作环境温度TA
输入脉冲上升，下降时 间 Tr ,Tf
VCC……………….2V~6V V1…………………………..0~VCC VO……..…………..0~VCC 54HC……..-55℃~+125℃ 74HC………-400C~+85℃
VCC=2.0V….…...≤ 1000ns
ns
ns
pF pF
54HC138 74HC138 逻辑符号
３线 - ８线译码器
外引线排列
功能表
输
S
X
H
L
X
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
入
输
出
A2 A1 A0
X X X H H H H H HHH X X X H H H H H HHH L L L L H H H H HHH L L H H L H H H HHH L H L H H L H H HHH L H H H H H L H HHH H L L H H H H L HHH H L H H H H H H L HH H H L H H HH HHLH H H H H H H H H HHL
6.0
0.1
0.1
0.1
0.1
0.1
V
0.1
0.1
4.5
0.26
0.33
0.4
V
6.0
0.26
0.33
0.4
6.0
±0.1
±1.0
±1.0
µA
6.0
8.0
80
160
µA
动态参数（TA=25℃、CL=15pF、tr=tf =6ns）
参
tPLH 传输延迟时间
（最大）
tPHL传输延迟时间
（最大）
tPHL 传输延迟时间 tPLH （最大） tPHL传输延迟时间
1.5
1.5
1.5
4.5
3.15
3.15
3.15
V
6.0
4.2
4.2
4.2
2.0
0.3
0.3
0.3
4.5
0.9
0.9
0.9
V
6.0
1.2
1.2
1.2
2.0
1.9
1.9
1.9
4.5
4.4
4.4
4.4
V
6.0
5.9
5.9
5.9
4.5
3.98
3.84
3.7
6.0
5.48
5.34
5.2
V
2.0
0.1
4.5
0.1