第6章 组合逻辑电路的功能

完成两个二进制位、以及低位进位的三个二进 完成两个二进制位、 制位求和，输出“ 制位求和，输出“和”与进位
并行二进制加法器(多位二进制加法器) 并行二进制加法器(多位二进制加法器)
完成多位二进制数的加和， 完成多位二进制数的加和，可以由多个全加器 级联构成
半加器
完成两个二进制位的求和，输出“ 完成两个二进制位的求和，输出“和”与进位
E A
+5V E
A B C
Y0 E3 Y1 E2 Y2 E1 74HC138Y3 Y4 Y5 A 0 Y6 A1 Y7 A2
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
2. 译码器的扩展
构成5线 线译码器 用74X139和74X138构成 线-32线译码器 和 构成
输 E3
× × L H H H H H H H H
Y 1 = A2 ⋅ A1 ⋅ A0
Y 5 = A2 ⋅ A1 ⋅ A0
入
Y 2 = A2 ⋅ A1 ⋅ A0
Y 3 = A2 ⋅ A1 ⋅ A0
Y 7 = A2 ⋅ A1 ⋅ A0
出
Y 6 = A2 ⋅ A1 ⋅ A0
输
E2
H X × L L L L L L L L
出
E2
H X × L L L L L L L L
A2
× × × L L L L H H H H
A1
× × × L L H H L L H H
× H × L L L L L L L L
Y0 H H H L H H H H H H H
Y1 Y2
H H H H L H H H H H H H H H H H L H H H H H
用一片74HC138实现函数 L = A C + AB 实现函数 用一片
首先将函数式变换为最小项之和的形式
+5V
Y0 E3 Y1 E2 Y2 E1 74HC138Y3 Y4 Y5 A0 Y6 A1 Y7 A2
L = A B C + A BC + ABC + ABC
& L
= m0 + m2 + m6 + m7
译码器（ 译码器（Decoder） ）
多输入多输出， 多输入多输出，输入数小于输出数 常用的编码
输入：n位二进制码 输入： 位二进制码 输出： 中取 中取1码 输出：m中取 码
0 0 1 0 0 1
1 0 1
B A
译 码 Y1 器 Y2 Y3
Y0
输入是11 时 输出是2 输出是3 输入是 22时，输出是 输出是 输入是10 输入是
E1
A2
× × × L L L L H H H H
A1
× × × L L H H L L H H
A0
× × × L H L H L H L H
× H × L L L L L L L L
Y0 H H H L H H H H H H H
Y1 Y2
H H H H L H H H H H H H H H H H L H H H H H
超前进位加法器框图分析
c1=g0+p0 c0 c2=g1+p1g0+p1p0c0 c3=g2+p2g1+p2p1g0+p2p … 1p0c0 …
x1 y1 xn yn gn pn … cn+1
g1 p1 g0 p0
c2
x0 y0 c0
c1
采用超前进位的二 进制加法器74X283 进制加法器
中为进位信 号产生电路
Y3 Y4
H H H H H H L H H H H H H H H H H H L H H H
Y5
H H H H H H H H L H H
Y6 H H H H H H H H H L H
Y7 H H H H H H H H H H L
译码器的应用
1. 已知下图所示电路的输入信号的波形，试画出译码器输出 已知下图所示电路的输入信号的波形， 的波形。 的波形。
L 15 L16
…
E3 E2 E1
Y0 Y1 Y2 Y3 7 4 H C 1 3 8Y 4 A 0 (I I) Y 5 Y6 A1 A2 Y7 Y0 Y1 Y2 Y3 7 4 H C 1 3 8Y 4 A 0 (I II) Y 5 Y6 A1 A2 Y7
L 23 L 24
…
E3 E2 E1
L 31
…
Input
输入位 输入进位
∑ A B ∑ Cout
和 输出进位
A 0 0 1 1
B 0 1 0 1
∑ 0 1 1 0
Cout 0 0 0 1
Cout = AB ∑ = A⊕B ⊕
半加器逻辑图
全加器
完成两个二进制位、以及低位进位的三个二进制位求和， 完成两个二进制位、以及低位进位的三个二进制位求和， 输出“和”与进位 输出“ Input
输入位
{
A ∑ ∑ B Cin Cout
和 输出 进位
∑ = (A⊕B)⊕Cin ⊕ ⊕ Cout =AB+(A⊕B) ⊕ Cin
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
Cin 0 1 0 1 0 1 0 1
∑ 0 1 1 0 1 0 0 1
Cout 0 0 0 1 0 1 1 1
输入 进位
全加器逻辑图（ 全加器逻辑图（每一个 阴影区域是一个半加器
并行二进制加法器
完成多位二进制数的加和， 完成多位二进制数的加和，可以由多个全加器 级联构成
b2 a2 n n ∑ ∑ Cout b1 a1 b0 a0
a b cin
A B C∑ ∑
B
A
Cin ∑ ∑
+5V D
E3 E2 E1 0 1 0
Y0
C B A
Y7
74LS138译码器作为数据分配器时的功能表 译码器作为数据分配器时的功能表
输 E3 E2 E1 入 输 出
A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
Y 2 = ⋅ ABC = m 2
. . .
C B A
Y 7 = A⋅ B ⋅ C = m7
3线–8线译码器的 0~Y7 含三变量函数的全部最小项。 线 线译码器的 线译码器的Y 含三变量函数的全部最小项。 基于这一点用该器件能够方便地实现三变量逻辑函数。 基于这一点用该器件能够方便地实现三变量逻辑函数。
+5V E3 E2 E1 Y0 Y1 Y2 Y3 7 4 H C 1 3 8Y 4 A 0 (0 ) Y 5 Y6 A1 A2 Y7 Y0 Y1 Y2 Y3 7 4 H C 1 3 8Y 4 A 0 (I ) Y 5 Y6 A1 A2 Y7
L0
…
B0 B1 B2
L7 L8
E3 E2 E1 1 /2 7 4 H C 1 3 9 E B3 B4 A0 A1 Y0 Y1 Y2 Y3
◎低电平有效的输出 ◎低电平有效的输入
中规模集成的译码器
译码器的扩展
译码器实现5-32译码器 用4-16译码器实现 译码器实现 译码器
译码器的应用举例
二进制译码器和最小项 74LS139集成译码器 集成译码器
1/2 74x139
E
输 入 功能表 输 出
E A0 A1
A0 A1
Y0 Y1 Y2 Y3
逻辑图
A0 1 A1 2 A2 3
E1 E2 E3 Y7 GND
4 5 6 7 8
16 14 13 12 11
VCC
15 Y 0
Y1 Y2 Y3 Y4 10 Y 5 9 Y6
引脚图
74HC138集成译码器功能表 集成译码器功能表
输 E3
× × L H H H H H H H H
入
E1
输 A0
× × × L H L H L H L H
超前进位加法器 超前进位加法器
串行进位加法器速度比较慢 为了提高速度， 为了提高速度，最好能够提前知道来自低位的进位 定义进位产生信号 进位产生信号g 定义进位产生信号 i=xi yi Cout =AB+(A⊕B) Cin ⊕ 定义进位传递信号p 定义进位传递信号 i=xi⊕yi 那么， 那么，ci+1=xi yi+(xi⊕yi)ci =gi+pi ci 级产生进位的条件是： 第i级产生进位的条件是：或者本身有进位，即gi=1； 级产生进位的条件是 或者本身有进位， ； 或者将低位来的进位传递到更高位， 或者将低位来的进位传递到更高位，即pi=1，并且 ，并且ci=1 也就是说： 也就是说： c1=g0+p0 c0 c2=g1+p1 c1=g1+p1 (g0+p0 c0)=g1+p1g0+p1p0c0 …
Y0
Y1
Y2 Y3
E H L L L L
A1 × L L H H
A0 × L H L H
Y0 H L H H H
Y1 H H L H H
Y2 H H H L H
Y3 H H H H L
74LS138集成译码器 集成译码器
Y0 E3 Y1 E2 Y2 E1 74HC138 Y3 Y4 Y5 A0 Y6 A1 Y7 A2
数据分配器：相当于多输出的单刀多掷开关， 数据分配器：相当于多输出的单刀多掷开关，是一种能将从 数据分时送到多个不同的通道上去的逻辑电路。 数据分时送到多个不同的通道上去的逻辑电路。
用译码器实现数据分配器
Y 2 = E 3 E 2 D ABC
当ABC = 010 时，Y2=D
Y0 Y1 Y2 Y Y 74HC138 3 Y4 A0 Y5 A1 Y6 A2 Y7