SERDES FPGA设计手册要点

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基于FPGA的serdes电路之comma和PRBS检测电路设计说明书

基于FPGA的Serdes接口电路设计Comma和PRBS检测方案(仅供内部使用)拟制：谭宇日期：2013/09/13审核：姚亚峰日期：内部资料请勿外传修订记录日期修订版本描述作者2012/09/13 1.00初稿完成谭宇目录1.Serdes接口电路整体结构图 (3)2.概述 (5)2.1.文档版本 (5)2.2.相关标准 (5)2.3.开发环境 (5)3.Serdes接口电路选型 (5)3.1.Serdes芯片架构选型 (5)3.2.Serdes主要性能指标 (7)ma检测电路原理和实现 (7)ma检测电路原理 (7)ma的设计思路 (8)5.PRBS电路原理和实现 (9)5.1.PRBS电路原理 (9)5.2.PRBS电路实现过程 (10)6.说明 (10)Comma和PRBS检测电路设计说明书关键词：Serdes接口电路设计摘要：随着电子行业技术的发展，特别是在传输接口的发展上，原本用于光纤通信的Serdes 技术成为了为高速串行接口的主流。

它是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术。

即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。

这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

安华高，博通，飞兆等国外半导体公司均已推出基于独立的Serdes 芯片，而国内目前还基本处于预研阶段。

本文就以基于FPGA的Serdes芯片IP core中Comma和PRBS检测电路部分做详细的介绍和说明。

缩略语清单：Serdes Serializer/Deserializer串行器/解串器PRBS Pseudo-Random Binary Sequence伪随机二进制序列1.Serdes接口电路整体结构图图1.Serdes接口电路整体结构图Serdes接口电路为一个全双工电路，同时又具有点对点的高效传输。

(完整版)SERDESFPGA设计手册

编号：版本：V0.2页数：共页密级：SERDES FPGA设计手册更改记录注：作者兜福邮箱：zouxingyu705@，多多交流，共同进步。

目录SERDES FPGA设计手册 (1)目录 (2)1目的 (5)2范围 (5)3术语 (5)4SERDES基础知识 (5)5SERDES应用指南 (5)5.1ISERDES (5)5.1.1ISERDES基元 (5)5.1.2ISERDES基元的时钟解决方案 (9)5.2OSERDES (10)5.2.1OSERDES组成功能模块 (10)5.2.2OSERDES基元 (12)5.2.3OSERDES基元的时钟解决方案 (13)6SERDES应用指南 (14)6.1ISERDES设计 (14)6.1.1单个ISERDES单元设计(SDR) (14)6.1.1.1ISERDES配置参数 (14)6.1.1.2设计思想 (17)6.1.1.3仿真结果 (17)6.1.1.4ISERDES数据时序 (18)6.1.1.4.1ISERDES输入数据时序 (18)6.1.1.4.1ISERDES输出数据时序 (19)6.1.2单个ISERDES单元设计(DDR) (20)6.1.2.1ISERDES配置参数 (20)6.1.2.2设计思想 (20)6.1.2.3仿真结果 (20)6.1.3ISERDES宽度扩展 (20)6.1.3.1设计实例 (21)6.1.3.2仿真结果 (24)6.2OSERDES设计 (24)6.2.1单个OSERDES单元设计(SDR) (24)6.2.1.1OSERDES配置参数 (24)6.2.1.2设计思想 (26)6.2.1.3仿真结果 (27)6.2.1.1OSERDES基元SDR模式时序 (27)6.2.2单个OSERDES单元设计(DDR) (27)6.2.2.1OSERDES配置参数 (28)6.2.2.2设计思想 (28)6.2.2.3仿真结果 (28)6.2.2.1OSERDES基元SDR模式时序 (29)6.2.3OSERDES宽度扩展 (29)6.2.3.1设计实例 (29)6.2.3.1仿真结果 (31)1目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。

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目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。

SerDes知识详解

SerDes知识详解一、SerDes的作用1.1并行总线接口在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。

随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。

时钟到达两个芯片的传播延时不相等(clock skew)并行数据各个bit的传播延时不相等(data skew)时钟的传播延时和数据的传播延时不一致(skew between data and clock)虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。

这又进一步恶化了数据窗口。

源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。

通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，也就是让它和数据信号经过相同的路径，保持相同的延时。

这样PVT变化时，时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。

我们来做一些合理的典型假设，假设一个32bit数据的并行总线，a)发送端的数据skew = 50 ps ---很高的要求b)pcb走线引入的skew = 50ps ---很高的要求c)时钟的周期抖动jitter = +/-50 ps ---很高的要求d)接收端触发器采样窗口= 250 ps ---Xilinx V7高端器件的IO触发器可以大致估计出并行接口的最高时钟= 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。

利用源同步接口，数据的有效窗口可以提高很多。

通常频率都在1GHz以下。

在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。

DDR Memory接口也算一种源同步接口，如DDR3在FPGA中可以做到大约800MHz的时钟。

fpga 设计手册

fpga 设计手册
FPGA设计手册是一本关于FPGA（现场可编程门阵列）设计
的指南和参考手册。

它包含了FPGA设计的基本原理、设计
方法、工具使用以及各种电路和应用的实例。

FPGA设计手册通常涵盖以下内容：
1. FPGA基础知识：介绍FPGA的基本原理、架构和工作原理，让读者对FPGA有全面的了解。

2. 设计流程：详细解释FPGA设计的各个阶段，包括需求分析、设计规格、设计验证和实现等。

3. 设计工具：介绍使用FPGA设计所需的工具，如EDA（电
子设计自动化）工具、仿真工具和编程语言。

4. 设计技巧和优化：提供一些常用的FPGA设计技巧和优化
方法，帮助设计者提高设计效率和性能。

5. 电路实例：给出一些常见的FPGA电路实例，如逻辑门、
计数器、寄存器和状态机等，以帮助读者理解和应用FPGA
设计。

6. 应用案例：介绍一些实际应用中的FPGA设计案例，如图
像处理、通信系统和数字信号处理等，以展示FPGA在各个
领域的应用。

FPGA设计手册通常是由FPGA厂商、学术机构或工程师编写，旨在为初学者和有经验的FPGA设计者提供指导和参考。

读
者可以根据自己的需求选择适合的FPGA设计手册，并结合
实际项目进行学习和实践。

基于FPGA芯片的SERDES接口电路设计

基于FPGA芯片的SERDES接口电路设计串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。

随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES (串化器/ 解串器)所取代。

起初，SERDES 是独立的ASSP 或ASIC 器件。

在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。

本方案是以CME最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES 收发单元，通过完全数字化的方法实现SERDES的CDR(Clock Data Recovery，时钟数据恢复)，完成100~200Mhz的板间SERDES单通道通信，该SERDES接口方案具有成本低、灵活性高、研发周期短等特点。

1 硬件接口：硬件的接口如上图所示，主要包括发送与接收模块。

发送模块包括8b/10b编码器，并串转换器，锁相环(PLL)频率合成器和发送器，接收模块包括8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器(CDR)和接收器。

8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的10 位8b/10b 编码，并串转换用于将10 位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发送器用于将CMOS电平的高速串行码流转换成抗噪声能力较强的差分信号，经背板连接或光纤信道发送到接收机。

在接收端，接收器将接收到的低摆幅差分信号还原为CMOS 电平的串行信号，CDR 从串行信号中抽取时钟信息，完成对串行数据的最佳采样，串并转换利用CDR 恢复的时钟，将串行信号转换成10 位的并行数据，Comma 检测器检测特殊的Comma 字符，调整字边界，字边界正确的并行数据经过8b/10b 解码，还原为字节信号，传送到上层协议芯片，完成整个信息传输过程。

实际的设计中，CDR部分是由纯逻辑电路完成的，为设计的核心的部分，下面将介绍数字CDR在HR03的实现方案。

SerDes知识详解

SerDes知识详解SerDes技术是一种用于高速数据传输的技术，其主要作用是将并行数据流转换为串行数据流，以便在高速传输中减少时钟抖动和数据抖动等问题。

在SerDes技术流行之前，芯片之间的互联通过系统同步或者源同步的并行接口传输数据。

然而，随着接口频率的提高，这种方式存在一些限制，如时钟到达两个芯片的传播延时不相等、并行数据各个bit的传播延时不相等以及时钟的传播延时和数据的传播延时不一致等问题，这些问题都会影响数据的传输效率和可靠性。

为了解决这些问题，SerDes技术应运而生。

通过将并行数据流转换为串行数据流，SerDes技术可以减少时钟抖动和数据抖动等问题，从而提高数据的传输效率和可靠性。

同时，SerDes技术还可以提高数据的有效窗口，使得数据的传输速率可以更高。

在实际应用中，SerDes技术已经得到了广泛的应用，如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽，DDR Memory接口也可以做到大约800MHz的时钟。

需要注意的是，SerDes技术虽然可以提高数据的传输效率和可靠性，但是它也存在一些问题。

例如，SerDes技术需要消耗更多的功率，因此在功耗方面需要做出一定的权衡。

此外，SerDes技术还需要更多的硬件资源，因此在设计时需要考虑到硬件资源的使用情况。

总之，SerDes技术是一种非常重要的技术，它在高速数据传输方面有着广泛的应用前景。

Feedback Equalizer)进行均衡，再经过反串行器(Deserializer)进行串->并转换，最后通过8B/10B解码器(8B/10B decoder)或反扰码器(descambler)来还原原始数据。

接收端还会有时钟恢复模块(Clock Recovery)来提取时钟信号，以保证数据的同步性。

SerDes的核心是PMA层，它负责将数字信号转换成模拟信号，并进行调制、解调、均衡等操作。

PMA层的设计对SerDes的性能有着至关重要的影响。

serdes项目实例

serdes项目实例SerDes（Serializer/Deserializer）是一种高速串行接口技术，用于将数据从并行格式转换为串行格式，或者将数据从串行格式转换为并行格式。

SerDes广泛应用于高速通信、数据中心、云计算等领域。

下面是一个简单的SerDes项目实例，使用FPGA实现一个4Gbps的SerDes接口。

1. 项目目标本项目旨在设计并实现一个基于FPGA的4Gbps SerDes接口，用于高速数据传输和通信。

SerDes接口需要能够将FPGA内部的并行数据转换为高速串行数据，并能够在远距离传输后恢复原始数据。

2. 项目设计本项目采用Xilinx Virtex-7系列FPGA，使用其内建的SERDES模块实现SerDes接口。

具体设计如下：并行数据输入：SerDes接口接收FPGA内部的32位并行数据，数据速率为1000MHz。

串行数据输出：SerDes接口将接收到的并行数据转换为高速串行数据，数据速率为4Gbps，通过一对差分线传输。

线路编码：采用8B/10B编码方案，以提高信号的眼图质量和降低误码率。

均衡与去加重：在发送端，使用预加重和去加重技术，以提高信号的传输质量和降低误码率。

时钟管理：SerDes接口内部采用时钟管理单元（CMT），以确保时钟的准确性和稳定性。

3. 项目实现在FPGA上实现SerDes接口需要编写相应的硬件描述语言（HDL）代码，如VHDL或Verilog。

具体实现步骤如下：设计并行数据接收模块，将FPGA内部的并行数据接收并缓存到FIFO中。

设计串行数据发送模块，将FIFO中的数据转换为高速串行数据并发送出去。

设计时钟管理模块，为SerDes接口提供稳定的时钟信号。

设计均衡与去加重模块，在发送端对数据进行预加重和去加重处理，在接收端进行均衡处理。

综合和布局布线：使用Xilinx Vivado工具对设计进行综合和布局布线，生成可下载到FPGA的bit文件。

SERDES关键技术总结

一、SERDES介绍随着大数据的兴起以及信息技术的快速发展，数据传输对总线带宽的要求越来越高，并行传输技术的发展受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等一系列问题的阻碍。

与并行传输技术相比，串行传输技术的引脚数量少、扩展能力强、采用点对点的连接方式，而且能提供比并行传输更高带宽，因此现已广泛用于嵌入式高速传输领域。

许多FPGA已经内置了一个或多个MGT（Multi-Gigabit Transceiver）收发器，也叫做SERDES（Multi-Gigabit Serializer/Deserializer）。

MGT收发器内部包括高速串并转换电路、时钟数据恢复电路、数据编解码电路、时钟纠正和通道绑定电路，为各种高速串行数据传输协议提供了物理层基础。

MGT收发器的TX发送端和RX接收端功能独立，而且均由物理媒介适配层（Physical Media Attachment，PMA）和物理编码子层（Physical Coding Sublayer，PCS）两个子层组成，结构如下图所示PMA子层内部集成了高速串并转换电路，预加重电路、接收均衡电路、时钟发生电路和时钟恢复电路。

串并转换电路的作用是把FPGA内部的并行数据转化为MGT接口的串行数据。

预加重电路是对物理连接系统中的高频部分进行补偿，在发送端增加一个高通滤波器来放大信号中的高频分量进而提高信号质量，但预加重电路会导致功耗和电磁兼容（Electro Magnetic Compatibility，EMC）增加，所以如非必要一般情况下都把它屏蔽掉。

接收均衡电路主要用来补偿由频率不同引起的阻抗差异。

时钟发生电路与时钟恢复电路在发送端把时钟和数据绑定后发送，在接收端再从接收到的数据流中恢复出时钟，这样可以有效地避免在高速串行传输的条件下时钟与数据分开传输带来的时钟抖动问题。

PCS子层内部集成了8B/10B编/解码电路、弹性缓冲电路、通道绑定电路和时钟修正电路。

SERDES的FPGA实现

芯片功能的增加和数据吞吐量的要求，促使芯片行业从较低数据率的并行连接，转向较高速度的串行连接。

SERDES(Serializer-Dese rializer，)是经高速差分对，而不是经较低速度的并行总线传输串行化的数据。

一个实例是用单个PCI-Express通道，替代传统的32位、64MHz PCI总线(可达到2.112Gb/s)，仅用4条线(运行在2.5GHz)，可达到4Gb/s 总数据率。

简言之，SERDES协议允许用较少的引脚数传输较高的数据率。

典型的SERDES的FPGA实现图1给出在复杂的FPGA实现中各种可能的SERDES接口，包括数据通路(芯片到芯片，SPI 4.2，PCI-Express，SGM11)、背板(GbE/GSM11，PCI Express/AS，专用)接口、存储器接口(DDR1/ⅡSDRAM，QDRⅡSRAM)。

可由FPGA实现的芯片包括存储器控制器、帧调节器/MAC、DSP协处理器、控制板接口和背板驱动器。

SERDES接口有两类：源同步(SS)接口和时钟数据恢复(CDR)接口。

这两类接口的基本差别是如何实现同步。

源同步接口有一个伴随传输数据的分离时钟信号。

CDR没有分离的时钟信号，代之以嵌入在数据开关转换中的时钟。

这就是说，CDR接收机将锁相数据信号本身来得到时钟。

表1给出这两类接口的基本差别。

CDR接口通常运行在较高的速度和较长的距离，因而会带来较大的设计问题。

基于此原因，本文主要集中在CDR方面。

图1 典型的SERDES应用时钟数据恢复时钟数据恢复(CDR)接收机必须恢复来自数据的嵌入式时钟。

更确切地说，时钟起源于数据信令的开关转换。

CDR发送到串行化数据开始，然后，变换数据为8b/10b(或类似的编码方法)。

编码取8位数据，并变换此数据为10位符号。

8b/10b编码在数据线上提供一个相等“0”和“1”传输。

这会减弱符号间干扰，并提供足够的数据沿，使接收机锁相在输入数据流。

LVDS SERDES Intel FPGA IP 发布说明说明书

LVDS SERDES Intel® FPGA IP Release NotesOnline VersionSend FeedbackRN-1188683575 2023.12.04Contents ContentsLVDS SERDES Intel® FPGA IP Release Notes (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0 (3)LVDS SERDES Intel FPGA IP (intel_lvds) v23.0.0 (4)LVDS SERDES Intel FPGA IP v20.0.1 (4)LVDS SERDES Intel FPGA IP v20.0.0 (4)LVDS SERDES Intel FPGA IP v19.5.0 (4)LVDS SERDES Intel FPGA IP v19.4.0 (4)LVDS SERDES Intel FPGA IP v19.3.0 (5)LVDS SERDES Intel FPGA IP v18.1 (5)LVDS SERDES Intel FPGA IP v18.0 (5)Intel FPGA LVDS SERDES IP Core v17.1 (6)Altera LVDS SERDES IP Core v17.0 (6)Altera LVDS SERDES IP Core v14.1 (6)Altera LVDS SERDES IP Core v14.0 Arria 10 Edition (6)Intel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide Archives (7)Intel Stratix 10 High-Speed LVDS I/O User Guide Archives (7)LVDS SERDES Intel FPGA IP User Guide Archives (7)LVDS SERDES Intel®FPGA IP Release Notes Send Feedback2LVDS SERDES Intel® FPGA IP Release NotesIf a release note is not available for a specific IP version, the IP has no changes in thatversion. For information on IP update releases up to v18.1, refer to the Intel®Quartus® Prime Design Suite Update Release Notes.Intel FPGA IP versions match the Intel Quartus Prime Design Suite software versionsuntil v19.1. Starting in Intel Quartus Prime Design Suite software version 19.2, IntelFPGA IP has a new versioning scheme.The Intel FPGA IP version (X.Y.Z) number can change with each Intel Quartus Primesoftware version. A change in:•X indicates a major revision of the IP. If you update the Intel Quartus Primesoftware, you must regenerate the IP.•Y indicates the IP includes new features. Regenerate your IP to include these new features.•Z indicates the IP includes minor changes. Regenerate your IP to include these changes.Related Information•Introduction to Intel FPGA IP Cores•Intel Agilex® 7 LVDS SERDES User Guide: F-Series and I-Series•Intel Agilex® 7 LVDS SERDES User Guide: M-Series•Intel Stratix® 10 High-Speed LVDS I/O User Guide•LVDS SERDES Intel FPGA IP User Guide: Intel Arria® 10 and Intel Cyclone® 10 GX Devices•Intel Quartus Prime Design Suite Version 18.1 Update Release NotesLVDS SERDES Intel FPGA IP (intel_lvds) v23.1.0Table 1.v23.1.0 2023.12.04Intel Quartus Prime Version Description Impact23.4Added the Transmitter Settings tab to support tx_outclockwith these parameters:•Enable tx_outclock port•Desired tx_outclock phase shift (degrees)•Actual tx_outclock phase shift (degrees)•Tx_outclock division factor Upgrade and recompilation of the IP are required only if you want to use tx_outclock.Timing optimizations to make meeting setup and hold requirements easier.Upgrade and recompilation are not required.683575 | 2023.12.04Send FeedbackIntel Corporation. All rights reserved. Intel, the Intel logo, and other Intel marks are trademarks of IntelCorporation or its subsidiaries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.*Other names and brands may be claimed as the property of others.ISO 9001:2015 RegisteredLVDS SERDES Intel FPGA IP (intel_lvds ) v23.0.0Table 2.v23.0.0 2023.10.02Intel Quartus Prime VersionDescriptionImpact23.3Added automatic bytes and pins selection in the pin settings tab.Related parameter changes:•TX_CH_*_BYTE changed to TX_CH_*_BYTE_USR •TX_CH_*_PIN changed to TX_CH_*_PIN_USR •RX_CH_*_BYTE changed to RX_CH_*_BYTE_USR •RX_CH_*_PIN changed to RX_CH_*_PIN_USRRecompilation of the IP is required.LVDS SERDES Intel FPGA IP v20.0.1Table 3.v20.0.1 2023.04.10Intel Quartus Prime VersionDescriptionImpact23.2Initial release of intel_lvds IP to support Intel Agilex ® 7 M-Series FPGAs and SoCs.—LVDS SERDES Intel FPGA IP v20.0.0Table 4.v20.0.0 2021.03.29Intel Quartus Prime VersionDescriptionImpact21.1•Optimized settings at the boundary between the FPGA fabric and I/O for LVDS SERDES IP use cases for Intel Agilex 7devices.Recompilation of the IP isrequired only for Intel Agilex 7devices.LVDS SERDES Intel FPGA IP v19.5.0Table 5.v19.5.0 2020.09.28Intel Quartus Prime VersionDescriptionImpact20.3Improved the power usage of the IP in Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.4.0Table 6.v19.4.0 2020.04.13Intel Quartus Prime VersionDescriptionImpact20.1Add additional delay to the pll_locked signal assertion toensure the IP is properly locked to the PLL before IP initialization in Intel Agilex 7 devices.—LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback4Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v19.3.0Table 7.v19.3.0 2019.12.16Intel Quartus Prime VersionDescriptionImpact19.4Added support for Intel Agilex 7 devices.—Related InformationIntel Agilex General-Purpose I/O and LVDS SERDES User GuideLVDS SERDES Intel FPGA IP v18.1Table 8.v18.1 September 2018Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel FPGA IP v18.0Table 9.v18.0 May 2018DescriptionImpactRenamed the IP core from "Intel FPGA LVDS SERDES" to "LVDS SERDES Intel FPGA IP".-Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •LVDS SERDES Intel FPGA IP User GuideLVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes5Intel FPGA LVDS SERDES IP Core v17.1Table 10.v17.1 November 2017DescriptionImpactAdded support for Intel Stratix 10 devices:•Duplex feature to allow transmitter and receiver channels in the same I/O bank•Clock phase alignment (CPA) block for improved timing closure between the peripheryand the core —Renamed Altera LVDS SERDES IP core to Intel FPGA LVDS SERDES IP core as per Intel rebranding.—Related Information •Introduction to Intel FPGA IP Cores•Intel Stratix 10 High-Speed LVDS I/O User Guide •Intel FPGA LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v17.0Table 11.v17.0 May 2017DescriptionImpactAdded support for Intel Cyclone ® 10 GX devices.-Related Information •Introduction to Intel FPGA IP Cores •Altera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.1Table 12.v14.1 December 2014DescriptionImpactAdded internal PLL additional clock export parameter-Related InformationAltera LVDS SERDES IP Core User GuideAltera LVDS SERDES IP Core v14.0 Arria 10 EditionTable 13.v14.0 Arria 10 Edition August 2014DescriptionImpactAdded feature that creates .sdc file for generated designs (previously only for example designs)-Added support for external PLL mode-Added option to clock TX core registers using reference clock-LVDS SERDES Intel ® FPGA IP Release Notes683575 | 2023.12.04LVDS SERDES Intel ® FPGA IP Release Notes Send Feedback6Related InformationAltera LVDS SERDES Megafunction User GuideIntel Agilex 7 F-Series and I-Series General-Purpose I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Agilex 7 General-Purpose I/O User Guide: F-Series and I-Series . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.If an IP version is not listed, the user guide for the previous IP version applies.Intel Quartus PrimeVersionUser Guide21.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 21.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.3Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.2Intel Agilex General Purpose I/O and LVDS SERDES User Guide 20.1Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.4Intel Agilex General Purpose I/O and LVDS SERDES User Guide 19.3Intel Agilex General Purpose I/O and LVDS SERDES User GuideIntel Stratix 10 High-Speed LVDS I/O User Guide ArchivesFor the latest and previous versions of this user guide, refer to Intel Stratix 10 High-Speed LVDS I/O User Guide . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel FPGA IP User Guide ArchivesFor the latest and previous versions of this user guide, refer to LVDS SERDES Intel FPGA IP User Guide: Intel Arria ® 10 and Intel Cyclone 10 GX Devices . If an IP or software version is not listed, the user guide for the previous IP or software version applies.IP versions are the same as the Intel Quartus Prime Design Suite software versions up to v19.1. From Intel Quartus Prime Design Suite software version 19.2 or later , IP cores have a new IP versioning scheme.LVDS SERDES Intel ® FPGA IP Release Notes 683575 | 2023.12.04Send FeedbackLVDS SERDES Intel ® FPGA IP Release Notes7。

FPGA实现中的SERDES接口设计和测试

FPGA实现中的SERDES接口设计和测试文章出处：电子系统设计更新于2009-05-31 19:23:49近年来，芯片功能的增强和数据吞吐量要求推动了芯片产业从低速率数据并行连接转变到高速串行连接。

这个概念被称为SERDES(Serializer-Deserializer)，包括在高速差分对上串行地传送数据，而不是用低速的并行总线。

一个典型例子是用单个PCI-Express通道取代数据速率达2.112Gbps的传统32位64MHz PCI总线，PCI-Express可达到4Gbps的数据速率，但仅使用了工作在2.5GHz的4条线。

简而言之，SERDES协议允许用较少的引脚实现较高的数据速率。

图1给出了在一个复杂FPGA实现中的各种可能的SERDES接口。

这个例子展示了一个网络处理器位于系统中心的高性能电路板。

SERDES应用用紫色标明，可以用FPGA实现的芯片用黄色标明。

图1：典型的FPGA应用SERDES的类型有两种基本类型的SERDES接口：源同步(SS)协议和时钟数据恢复(CDR)协议。

这两种类型的主要差别是如何实现时钟控制。

源同步接口拥有一个伴随传送数据的时钟信号；CDR没有单独的时钟信号，而是把时钟嵌入在数据中。

即CDR接收器将相位锁定在数据信号本身以获取时钟。

表1概括了这两种接口的基本差别。

表1：源同步和时钟数据恢复SERDES接口的比较通常CDR协议运行在较高的数据速率和较长的传送距离，因此带来很大的设计挑战。

鉴于这个缘故，本文将主要讨论CDR的相关问题。

时钟数据恢复的基础顾名思义，CDR接收器必须从数据中恢复嵌入的时钟。

更准确地说，是从数据信号的交换中获取时钟。

CDR发送器首先串行发送数据，然后将数据转换成8b/10b编码方案。

编码处理获得8位数据并将其转换成10位符号。

8b/10b编码方式可以在数据线上传送相等数目的0和1，从而减少码间干扰，并提供足够多的数据边沿，以便接收器在收到的数据流上锁定相位。

基于FPGA的serdes电路之comma和PRBS检测电路设计说明书

它是一种时分多路复用(TDM)、点对点(P2P)的串行通信技术。

即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。

这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

安华高，博通，飞兆等国外半导体公司均已推出基于独立的Serdes 芯片，而国内目前还基本处于预研阶段。

本文就以基于FPGA的Serdes芯片IP core中Comma和PRBS检测电路部分做详细的介绍和说明。

【博文连载】ECP5ECP5-5GSerDes硬件设计注意事项（二）

【博文连载】ECP5ECP5-5GSerDes硬件设计注意事项（二）ECP5/ECP5-5G SerDes支持100~1300mV可以配置的输出差分摆幅，在特定情况下，更高的输出差分摆幅往往可以提高SerDes信号的抗干扰能力。

但是这并不意味着，提高输出差分摆幅一定是有益的；提高差分摆幅往往会导致更高的功率消耗，并对信号压摆率和Rx CDR 的性能提出了更高的要求。

用户首先要考虑的是，如何将可能存在的噪声隔离，然后才是考虑SerDes本身的抗干扰设计。

比如，用户需要将信号线（尤其是单端信号）原理VCCA的走线，尽量不要使用SerDes相邻的Bank的IO 作为单端信号等等。

Lattice建议VCCA的走线尽可能的粗，电源回路尽可能的干净，远离干扰源。

因此，VCCA的走线是第一优先级，然后是其他的电源线，然后是SerDes的信号线/参考时钟线，然后是其他的差分线，最后是单端信号线。

注：单端信号，尤其是频率高的，压摆率高的单端信号，往往是数字系统中非常大的噪声源。

用户应当将这些信号的走线远离那些对噪声比较敏感的元件和相应的走线。

一般来说，单端信号的摆幅越大，压摆率越高，电压越高，驱动能力越强，频率越高；其所造成的噪声越大。

这种噪声，对于数字系统本身可能影响不是很大，但是对于模拟系统的影响却有可能是致命的！考虑到ECP5/ECP5-5G FPGA的SerDes是一种数模混合设计，为了避免给SerDes的模拟部分带来干扰，用户应该尽可能的避免使用SerDes相邻的Bank（Bank 8 & Bank4）作为单端IO使用。

如果一定要使用，建议时钟这些单端IO作为一些控制信号或者状态信号，并尽可能的降低摆幅，压摆率，驱动能力和变化频率等，其对应的负载最好是容性负载（可以在单端信号线与地之间加一个10nF的电容），以抑制噪声的产生。

注：如果可能的话，尽量不要使用VCCA管脚相邻的IO，信号线的走线层尽量不要与VCCA电源层相邻。

FPGA高速收发器设计原则

FPGA高速收发器设计原则高速(SERDES)的运用范围非常广泛，包括通讯、计算机、工业和储存，以及必需在芯片与芯片/模块之间、或在背板/电缆上传输大量数据的系统。

但一般高速收发器的并行设计已无法满足现在的要求。

将收发器整合在中，成为解决这一问题的挑选方法。

高速设计用FPGA具备数Gb收发器的低功耗FPGA架构，它能让设计人员利用高生产率的工具提供实体层和规律层建构模块，研发出低成本的小型系统，使得设计师能够迅速解决协议和速率的变幻问题，以及为了提高性能和增强新功能时，必需举行设计修改所濒临的重新编程问题，这些迫切需求的灵便性无法在 ASIC和ASSP计划中获得。

FPGA提供了一种单芯片解决计划，克服了多芯片计划中的互通作业、布线和功率问题。

FPGA中的收发器在克服讯号完整性问题的同时，也能工作在一系列不同的系统或协议环境中。

收发器挑选考虑收发器的挑选对于要获得所需的功能设计而言相当关键。

设计师必需在设计初期阶段就分析收发器的功能和性能，并融合频宽需求、协议、多媒体类型、和互通作业性所打算的设计准则指导挑选。

收发器的挑选应当包括规格的符合性验证；针对颤动、噪音、衰减和不延续性等不利条件下的免疫能力或补偿能力；以及应用中的传输媒介的类型。

按照目前多数组件存在的收发器错误纪录，不难发觉将混合讯号收发器整合在数字FPGA中仅取得了有限的胜利。

因此，系统设计师在验证市场需求时要特殊当心，要紧盯着制程、、温度、核心以及I/O端口，还有硅芯片生产能力等各方面的验证工作。

*估收发器放射性能的重要工具是眼图。

这是建构在一系列分层PRBS 周期上的放射机波形图量度。

透过利用眼状模板，眼图可用来显示特定指针的符合性。

假如波形没有侵占眼图模板的张开区，通常意味着它符合颤动、噪音和幅度指针。

另外，为确保采纳随机性较高的PRBS序列，并将在上撷取的波形采样数量减到最少，以便它们不会被错误地表征较差的PRBS性能，需要一个十分谨慎的计划。

FPGA功能设计说明书

{系统/产品名称} 功能设计说明书
文档版本号1.0
编写人：
编写时间：
部门：
审核人：
审核时间：
修改历史
目录
1概述 (1)
1.1目的 (1)
1.2系统描述 (1)
1.3参考源 (1)
1.4术语表 (1)
2功能描述 (1)
2.1使用的算法 (1)
2.2设计架构 (1)
2.3与其他部分之间的接口 (1)
3测试计划 (1)
4参考资料 (1)
1概述
1.1目的
本节描述编制本功能说明书的目的。

1.2功能概述
本节描述该功能说明书的所属系统背景等。

若某项功能属于最终FPGA设计系统的子系统，则表示它在整个系统中的位置以及目的，即它所能解决的问题。

1.3参考源
本节描述功能需求的原由，例如高层次的功能说明书、软件接口功能的需求。

1.4术语表
本节描述本文档中所用到的所以行业标准术语的定义和缩写词的原意。

也应该包括在文档中使用到的公司内部术语。

2功能描述
2.1使用的算法
2.2设计架构
2.3与其他部分之间的接口
3测试计划
编写测试计划后，添加更新至此。

4参考资料。

FPGA设计的注意事项

FPGA设计的注意事项不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。

不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。

I/O信号分配可提供最多的多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。

尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。

但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤：1. 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。

2. 检查制造商的块/区域兼容性准则。

3. 考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。

4. 利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。

例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。

5. 按照受限制程度重新分配信号总线。

在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。

如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。

如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。

差分信号的分配始终要先于单端信号。

如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。

7.4.1 SERDES 的基本概念[共3页]

第7章 FPGA 系统级设计技术30210.3125 Gbit/s 的数据速率；Lattice 的高端SC 系列FPGA 内嵌的SERDES 单通道支持622Mbit/s 到3.4Gbit/s 的数据速率，而其多款现场可编程系统级芯片FPSC （FPSC ，Field Programmable System Chip ）内嵌的不同性能的SERDES 单通道支持400Mbit/s 到10.709Gbit/s 的数据速率。

在《Intel FPGA/CPLD 设计（基础篇）》第1章中还特别强调，在FPGA 中内嵌诸如SERDES 的硬核，可以大大地扩展FPGA 的数据吞吐量，节约功耗，提高性能，使FPGA 在高速系统设计中扮演着日益重要的角色。

本节在阐述SERDES 基本概念的基础上，讨论Stratix IV GX 的SERDES 与DPA 结构，通过对典型高速系统设计举例和对高速PCB 设计注意事项的介绍，引领读者进入高速系统设计的世界。

7.4.1 SERDES 的基本概念本小节将阐释SERDES 的基本概念，并介绍与SERDES 相关的专有名词：眼图（Eye-diagram ）、眼图模板、抖动（Jitter ）、容忍度（Tolerance ）、功耗（Power Consumption ）、预加重（Pre-emphasis ）、均衡（Equalization ）、8B/10B 编码等。

一、 S ERDES 的概念SERDES 是SERializer 和 DESerializer 的英文缩写，即串行收发器。

顾名思义，它由两部分构成：发端是串行发送单元SERializer ，用高速时钟调制编码数据流；接端为串行接收单元DESerializer ，其主要作用是从数据流中恢复出时钟信号，并解调还原数据，根据其功能，接收单元还有一个名称叫CDR （Clock and data Recovery ，时钟数据恢复器）或CRU （Clock Recovery Unit ，时钟恢复单元）。