高速封装与印刷电路板的电源完整性分析

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导言 …… 2 电源完整性问题的起源 1 …… 2 电源完整性问题的起源 2 …… 3 电源完整性问题的起源 3 …… 4 电源完整性问题的起源 4 …… 4 一般电源完整性的分析方法 1 …… 5 一般电源完整性的分析方法 2 …… 5 一般电源完整性的分析方法 3 …… 6 在印刷电路板层级 PI 问题 1 …… 7 在印刷电路板层级 PI 问题 2 …… 7 在印刷电路板层级 PI 问题 3 …… 8 在印刷电路板层级 PI 问题 4 …… 9 在封装基板层级 PI 问题 1 …… 9 在封装基板层级 PI 问题 2 …… 10 在封装基板层级 PI 问题 3 …… 10 在系统层级的 PI 问题…… 11 结论 …… 11 关于 Speed XP 系列中 Speed2000 和 Power SI 的简介 …… 12 主要用户…… 13
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高速封装与印刷电路板的电源完整性分析
Local Power / Ground Noise at Die-Pad
One of the Active SSO Signals at Receiver End
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出过小的目标阻抗值， 把此值当作在 PCB 端看向系统的阻抗标准， 如此会造成在 PCB 端的过度设计(Over Design)。 在定义目标阻抗的时候, IC 最大电流消耗的部分有几个问题须考虑。 (a)、是取最大电流值或平均电流值； (b)、IC 在不同频率下工作, 电流消耗有所不同。从(b)中,你可以定义出随频率变 动的目标阻抗值。
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电源完整性问题的起源 3
这篇文章我们着重在 PDS 的分析与探讨。上图所表示是一简易的 PDS。一个理想电源必 须能在任意反应时间内提供负载端所须的电流。但实际上, PDS 可视为一庞大的 RLGC 网络 结构, 有很复杂的 LC 振荡效应。 AC 分析时, 负载端抽取电流的频率有可能面对一个很大 在 的 PDS 输入阻抗, 使原本的 VRM 失效，须由靠负载的近端 De-caps 来取代远端的 VRM。所以 一个好的 PDS 必须在 IC 工作的频率范围内提供一低的输入阻抗。 在负载端的电压降由两个部分组成, 一个是 AC Droop, 一个是 DC IR Drop。AC Droop 与 Input Impedance 有关, DC IR Drop 与 Resistance 有关。
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导言
众所周知， 现代电子系统设计的发展速度可谓是一日千里。 带给我们设计师的挑战就是 越来越多的电子系统设计需要考虑“高速”和“EMC”问题，否则是无法快速、正确地设计 出成功的电子产品的。 这需要我们电子系统设计师们要不断地学习和应用电路和电磁学的理 论和方法，不断地更新设计理念，不断地提升设计手段。这其中大家常常提到的两个概念就 是信号完整性和电源完整性。 其中信号完整性的概念对多数设计师已经很熟悉了， 顾名思义 地理解就是信号从发射端出来到接收端截获，其波形形状和电气指标的完整和相似的程度。 传统意义上的信号完整性分析工具都是基于电子系统具有理想的电源和地线参考平面的， 然 而， 随着半导体器件工作上升边沿的不断提高和 PCB 与封装的层数不断增加， 这种传统意义 上的分析有时就显得很不充分了， 其分析结果往往与实际上的情形偏差很大。 在这种严峻的 形势下，美国 Sigrity 应时诞生！ Sigrity 公司是美籍华人方家元博士创建的专门致力于高速电路设计信号完整性和电 源完整性的高科技公司。 方博士本人在这个领域造诣深厚， 在美国拥有 6 项自主知识产权的 专利技术。Sigrity 公司软件包 Speed XP 就是专门针对现代电子产品设计中关于高速封装 与印刷电路板的电源完整性分析的解决方案。此篇文章结合 Speed XP 软件包的特点，主要 是针对电源完整性(PI: Power Integrity)的问题起源做一比较详尽探讨，尤其是对封装与 印刷电路板两个应用层面，当 IC 在做瞬时变化时, Core power 与 I/O power 会从电源供应 系统汲取电流， 此时电源到地之间的输入阻抗(Input Impedance)大小会是 IC 是否能顺利运 作的关键。 这个输入阻抗越小, 电流变化在 IC 端所产生的电压降落(Voltage Droop)就越小， 因此 Input Impedance 与 Voltage droop 将是评定电源供应系统(PDS: Power Delivery System)好坏的依据。 本文要探讨 PCB 与 Package 的 PI 问题并在模拟方面提出具体分析方法。
Victim Signal Stuck High at Receiver End
Digital Trigger with Certain Bit Pattern
Victim Signal Stuck Low at Receiver End
No decaps
23 decaps
Z target =
Vvoltage tolerance I
频域分析: 藉由 3D Field Solver (PowerSI)设端口(Port)在 IC 电源接脚上去分析输入阻抗。 输入阻抗定义是由 IC 端看向系统的阻抗，此系统是由 Package, PCB, VRM, De-Caps 所阻成。 此输入阻抗在某一频率范围内，必须低于目标阻抗。此目标阻抗是由 IC 所能承受最 大电压变动与该 IC 最大电流消耗所决定。
电源完整性问题的起源 1
Power/ground
VCC L O G I C
Cload
Transmission Cload
+
ห้องสมุดไป่ตู้ VR
VSS
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看 PI 问题本质必须从电源供应回路与信号回路完整来看，每一个回路对电源噪声都有 贡献。如上图以 CMOS buffer 为例，IC 有两个部分的电源消耗，一是 core power， 一是 I/O power。Core power 主要是 Core Logic Circuit 运作所须的电能，I/O Power 是 CMOS I/O 驱动 IC 外部电路所须的电能。过去在 I/O Pin Count 的数量还不是很高的时候, PI 问题主 要源自 Core Power Noise，现在因 System Clock Frequency 提高再加上 I/O Pin Count 数量的增加, 使得 I/O Power Noise 已变成 PI 的主要问题来源。上图可视为单一 Package 或一整个 Package + PCB System。整个系统有两个回路：On-Chip 及 Off-Chip，On-Chip 在上图用紫色指标 (Logic 到 CMOS); Off-Chip 是在 CMOS I/O 之后的部分。
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DC IR Drop 的部分, 须由缩短 DC 电流路径长度,增加电流路径的截面积着手。当然, 提升输入电压来补偿在负载端过多的压降也是解决 IR Drop 方式之一, 不过电压补 偿也有一定的限制，必须是 IC 所能承受的工作电压范围内。
一般电源完整性的分析方法 1
一般电源完整性的分析方法 2
在 IC、Package 或 PCB 不同位置所看到的阻抗有所不同, 所以, 定义的目标阻抗也 有所不同。 在定义目标阻抗的时候， 最大电压容许的变动范围必须弄清楚是在 IC 端定义的还是 在 PCB 端定义的？一般在 PCB 端允许电压变动范围较大，不要以 IC 端的规格定义
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在印刷电路板层级 PI 问题 1
就以整个系统来看, 包含 IC Die Chip（裸片）, Package（封装）, PCB 三个部分。当 你在做 PCB 的 PI 分析时，绝大部分没有 Package 及 IC 方面的物理信息(指 Layout 部分)， 因此，很难从 PCB 角度去做绝对的 PI 分析。在 PCB 层级做 PI 的有效分析就是： (1)、 IC 供货商能给出在 PCB 层级的电压变动的容许规范及电流消耗情形, 那我们可 若 以直接求出在 PCB 层级的目标阻抗(Ztarget); 并从 PowerSI 求出 IC 在 PCB 层级所看到的输 入阻抗与此目标阻抗去比较。 (2)、用相对比较法, 将过去曾经设计过的运行稳定的板子,将不同电源到地之间的 Input Impedance 及 Voltage Noise 存入数据库。当有新板子设计时，拿具有相同功能或类 似 IC 所属的电源与地之间的数据(从数据库取出 Input Impedance Profile 及 Voltage Noise Waveform)与现行设计板子相比较, 不能变差。
电源完整性问题的起源 4
AC Droop 的部分，须由降低 PDS 的 Input Impedance 来解决。而 Input Impedance 主要由容抗(capacitance)与感抗(inductance)来决定。 尤其是在高频范围, 感抗是 造成 Impedance 升高的主因。感抗与电流的封闭回路大小有关, 越小的 PDS 回路越 有利于 IC 在高频电流的需求。 Package 或 PCB 的叠层结构（Stack-up）是一个关乎是否能提供低的 Impedance 的 基础, 其次是 De-caps 部分。 Package BGA 在 Power/Ground Pins 的比例与安排则是更先天的决定了系统层面 PDS 的好坏。
电源完整性问题的起源 2
On-Chip 分析部分： 跟 IC Layout 在 I/O Routing 部分有关, 并不是 Package Designer 所能控制，但是其等效电容或在 I/O Ring 所放的电容却会影响到 Package 的 PI 表现。 Off-Chip 分析部分： 必须从两个部分来看, 一个是 CMOS Switching High and Switching Low。 CMOS Drive High, 电流从 VRM 正端到 VCC Plane, 再由 VCC Plane 当 到 I/O Buffer, 传输线, 透过 Split Capacitive C load 分别回到 VRM 的负端。此 时, 传输线所感应的位移电流/返回电流(Displacement Current, Return Current) 必须藉由 CMOS 端的寄生电容或外加 De-Couple 电容回到 VCC Plane。 当 CMOS Drive Low, 由 Capacitive Load 放电, 经由传输线, 从 NMOS 到地；与 Displacement Current 形成一封闭回路。 从上述的回路分析, 可分成两个部分，一个是电源到地的部分，一个是信号与其 Return Current 的部分。所以,一个电源完整性的设计必须兼顾到 PDS 与 Return Current Path 的连续性。 以频域分析来说, Input Impedance 是我们要看的指标; 以时域分析来说, SSO（同 步开关噪声）分析是一同时能考虑 PDS 与 Return Current Path 好坏的方法。