pipeline ADC采样保持电路的研究

Pipeline ADC 采样保持电路的研究

Pipeline ADC的原理如图1所示。其在各个时钟周期、每级都可以同时进行信号转换，从而使ADC在每个时钟周期都可以输出一组转换结果。因为模拟信号依次通过由子ADC、子DAC和级间增益电路块组成流水线，所以称这种结构的转换器为流水线ADC。

图1 Pipeline ADC原理图

图1方框中的电路反映了每级流水线结构ADC的转换过程。输入的模拟信号经过采样保持电路后，在保持周期，由子ADC对保持信号进行量化，得到校正前的数字信号。然后用采样保持电路保持的模拟输入信号减去由子DAC将数字结果转换为模拟量的那部分得到余量信号，然后将余量信号放大，把信号送入下一级作为下一级流水线的输入。在K级流水线结构中，这样的过程将重复K 次。为了克服采样保持电路和每级子ADC转换器的内部的失调误差、非线性误差和级间转换等误差，需要采用数字校正技术。

采样保持电路位于Pipeline ADC的前端，其速度和精度决定了整个ADC的速度和精度。图2.2为基本的采样保持电路。其中，M1为采样开关，CH为保持电容。CK为采样控制时钟信号。在采样阶段，CK为高电平，M1导通，Vin对电容CH充电，Vout跟踪输入信号；在保持阶段，CK为低电平，M1截至，CH将保持采样结束时刻的电压值Vin，从而完成一次采样过程。

图2.2 基本的采样保持电路

但是这种简单的采样保持电路远远不能满足系统的高性能要求，因此，我们要采用各项技术来提高采样保持电路的性能。下面，先对这种采样保持电路的误差来源进行分析。