西工大数电实验第二次VHDL分频器
数电实验报告
一，实验结果分析
实验一：Quartus II 原理图输入法设计
（2）实验名称：设计实现全加器
实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：
仿真波形图：
仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。输出s代表本位和，输出co代表向高位的进位。
可得真值表为：
实验三：用VHDL设计与实现时序逻辑电路
（3）实验名称：连接8421计数器，分频器和数码管译码器
实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity div is
port(clk1 : in std_logic;
clk_out : out std_logic);
end;
architecture d of div is
signal cnt : integer range 0 to 12499999;
signal clk_tmp : std_logic;
begin
process(clk1)
begin
if (clk1'event and clk1='1') then
if cnt=12499999 then
cnt<=0;
clk_tmp<= not clk_tmp;
西工大数字集成电路实验 实验课2 反相器(下)
第二次实验课反相器(下)
2.3 分析如下电路
上面的电路用两种方式实现了反相器。左图只使用了NMOS，右图则使用了CMOS（NMOS和PMOS）。ΦF=-0.3V。试完成：
1．仿真得到两个电路的VTC图形。
2．计算两种电路的V OH，V OL及V M。可参考波形确定管子的工作状态。
3．哪一种结构的反相器的功能性更好，为什么？(噪声容限，再生性，过渡区增益)
2.4 分析下面的buffer电路
1.单位反相器的输入电容为10fF，为了驱动一个20pF的电容，在单位反相
器（尺寸系数为1）后面新加了两级反相器如上图所示。单位反相器的本征延迟是70ps。如果输入栅电容和反相器尺寸成正比，试确定所加入反相器的尺寸（给出尺寸系数），要求使传播延迟最小。并计算出该最小延迟。
2.如果可以自由选择反相器链的级数来减小延迟，那么你会选择插入几级反
相器？这个时候的传播延迟是多少？
3.比较1和2两种方法改善延迟性能的优缺点。
附：进行手工计算时可能用到的数据
实验三-VHDL时序逻辑电路设计
实验三 VHDL 时序逻辑电路设计
一、实验目的
1．熟悉用VHDL语言设计时序逻辑电路的方法
2．熟悉用Quartus文本输入法进行电路设计
二、实验所用仪器元件及用途
1．计算机：装有Quartus软件，为VHDL语言提供操作场所。
2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。
3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。
三、实验内容
1．用VHDL语言设计实现一个8421码十进制计数器。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
（2）试验结果：VHDL代码和仿真结果。
2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。
（2）试验结果：VHDL代码和仿真结果。
3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
a.单点移动模式：一个点在8个发光二极管上来回的亮
b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次
往复
c.通过拨码开关或按键控制两种模式的转换
（2）试验结果：VHDL代码和仿真结果。
四、实验设计思路及过程
1.8421码十进制计数器状态转移表
左图为8421码十进制计数
器的状态转移表，abcd为初
状态，ABCD为下一状态，每
当有“1”出现时，相应的
管脚就亮灯，从而从0000
数电实验报告
一、实验名称
1. 实验一QuartusⅡ原理图输入法设计与实现
2. 实验二用VHDL设计与实现组合逻辑电路（一）
3. 实验三用VHDL设计与实现时序逻辑电路（二）
4.实验四用VHDL设计与实现时序逻辑电路（三）(数码管动态扫描控制器)
二、实验任务要求
1.实验一:
○1用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元；
○2用上面生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载
到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号；
○3用3线-8线译码器（74LS138）和逻辑门设计实现函数F=CBA+CBA+CBA+CBA，
仿真验证其功能，并下载到实验班测试。要求用拨码开关设定输入信号，发光二极
管显示输出信号；
2.实验二：
○1用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个…1‟时，输出为…1‟，
否则输出为…0‟，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输
入信号，发光二极管显示输出信号；
○2用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，
并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号；
○3用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载
到实验班测试。要求用拨码开关设定输入信号，发光二极管显示输出信号；
3.实验三：
○1用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。
要求在Quartus Ⅱ平台上设计程序并仿真验证设计；
实验二 分频电路设计
实验二分频电路设计
实验要求
用两种方法实现１２／２４分频电路
输入信号：iclk //输入时钟
rst_ //复位信号
select //模式选择，“1”为12分频电路，“0”为24分频电路
输出信号：oclk //分频后的输出时钟
以实验板上LED灯的亮灭表示输出信号的高低电平的变化。
实验步骤：
（１）．采用两种不同方法编写该分频电路的Verilog HDL源代码；
（２）．完成逻辑验证（包括时序仿真，波形图的验证等等）；
（３）．绑定引脚，编译下载；
参考方法：
使用结构图NO.7来实现分频电路的设计，图NO.7见白皮书的第134页附图9，注意键1、
4、7是单脉冲，故可以选择其中一个作为输入时钟（即按一下就是一个时钟周期），其
余的键可以选作rst和select。在绑引脚的时候参照第142页，注意选择的是第三栏GW AK30/50 EP1K30/20/50TQC144对应的引脚。
（４）．使用实验箱完成硬件验证；
（5）．完成实验后提交：
请指导老师观看实验结果，
写电子档的实验报告包括实验结果（包括仿真截图，仿真截图需要有文字说明），实验心得，代码（是.V文件）。
提交的时候，请将文件夹命名为学号姓名（如：200531510001XXX）。
回去以后尽快填写纸质实验报告，并在下次做实验的时候交上来。
实验六 基于VHDL语言的分频器设计与实现
实验六基于VHDL语言的分频器设计与实现报告
一、实验目的
1、进一步掌握VHDL语言的基本结构及设计的输入方法。
2、掌握VHDL基本逻辑电路的综合设计应用。
二、实验原理
在数字电路系统中，分频电路应用得十分广泛。例如，工程人员常常使用分频电路来得到数字通信中的帧头信号、选通信号以及中断信号等。因此，分频电路在数字电路系统的设计中也应该作为重要的基本电路来掌握，从而给今后的一些设计带来方便。
三、实验内容
1、设计并实现一个6分频的分频电路，要求其输出信号的占空比为50％。请分析分频电路设计原理并编写VHDL语言程序，利用Max+PlusII开发软件对其进行编译和仿真。6分频电路实现程序代码如下：
2、在实际数字电路设计过程中，往往需要得到占空比不是1：1的分频时钟，方法是：首先描述一个计数器电路，然后根据计数器电路的并行输出信号来决定输出时钟的高低电平。请设计、编写VHDL 语言程序实现分频后时钟信号的占空比为1：15的16分频电路，并利用Max+PlusII开发软件对其进行编译和仿真。
四、实验设计
1．程序代码：
图
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity clk_div6 is
port(clk:in std_logic;
clk_out:out std_logic);
end clk_div6;
architecture rtl of clk_div6 is
signal clk_temp:std_logic;
西北工业大学数电实验报告二quartus和multisim
数字电子技术基础
实验报告
题目：实验二组合电路实验设计
小组成员：
小组成员：
实验二组合电路实验设计
一、实验目的
1.通过实验的方法学习数据选择器的电路结构和特点
2.掌握数据选择器的逻辑功能及其基本应用
3.通过实验的方法学习74LS138的电路结构和特点
4.掌握74LS138的逻辑功能及其基本应用
二、实验要求
要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。（MULTISIM仿真和 FPGA 实现）
要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。（MULTISIM仿真和 FPGA 实现）
要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。（MULTISIM仿真和 FPGA 实现）
三、实验设备
（1）电脑一台；
（2）数字电路实验箱；
（3）数据线一根。
四、实验原理
Multisim 的模拟电路编程原理
Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用
数字电路逻辑表达式转换的基本知识
数据选择器和译码器的电路结构及其特点
实验开发板的基本使用知识
五、实验内容
1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。（MULTISIM仿真和 FPGA 实现）
分频器设计 VHDL
实验报告
课程名称电子设计自动化实验（基于FPGA）实验项目分频器设计（计数器设计）实验仪器计算机+ Quartus Ⅱ9.1
系别信息与通信工程学院
专业通信工程
班级/学号
学生姓名
实验日期2012、5
成绩_______________________ 指导教师_______________________
分频器设计（计数器设计）
利用VHDL语言,设计一个输入1MHz脉冲,分频后能产生100kHz、10kHz、1kHz、100Hz、10Hz、1Hz时钟脉冲产生电路。
（1）实验要求
①利用VHDL语言编程；
②利用仿真软件进行功能仿真；
③编程下载到EP1C6Q240C8器件中，利用EDA/SOPC实验装置进行验证。
（2）实验设计注意事项
实验要求每相差十倍频率都有脉冲输出，故采用十进制计数器对信号分频设计方法较为简单。将十进制计数器做成COMPONENT，利用元件例化语句实现调用。电路采用异步工作方式。
（3）VHDL代码
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_arith.all;
USE IEEE.std_logic_unsigned.all;
ENTITY fenpin10 IS
PORT(i:in std_logic;
o:inout std_logic);
END ENTITY;
ARCHITECTURE func OF fenpin10 IS
SIGNAL count:std_logic_vector(3 downto 0);
二分频电路实验报告
用 7490 连接成包含进位 输出的模 60 的计数器， 并进行仿真，并封装元 件
↓
将 7490 连接成模 12 的 计数器，进行仿真，并 封装元件；
↓
利用以上两个元件设计 数字钟电路，进行仿真。
图 1.1 实验流程图
6
六、实验步骤：
1. 用 Quartus II 的原理图输入方式，用 7490 连接成包含进位输出的模 60 的计数器，并 进行仿真，并封装元件。 （1）模 60 的计数器原理图：
（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：
图 3.5 最大工作频率
图 3.6 引脚至引脚延时 图 3.7 建立时间
图 3.8 保持时间
14
图 3.9 时钟至输出延时
15
16
17
18
一、实验目的：
设计一个能计时（12 小时）、计分（60 分）和计秒（60 秒）的简单数字钟电路。
二、原理说明：
用 7490 连接成包含进位输出的模 60 的计数器，生成一个部件；将 7490 连接成模 12 的计数器，生成一个部件；将以上两个部件连接成为简单的数字钟电路，能计时、计分和 计秒，计满 12 小时后系统清 0 重新开始计时。
实验二 ⒈原理图输入设计分频电路
一、 实验目的：
用 D 触发器设计一个 2 分频电路在此基础上，设计一个 4 分频和 8 分频电路。
数字电子电路数电实验报告基于FPGA的分频器设计
装……订……线
基于FPGA的分频器设计
一、实验目的
1、了解EDA软件在电子设计当中的重要作用
EDA：EDA是电子设计自动化（Electronic Design Automation）的缩写，在
）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CA T）和计算机辅助工程（CAE）的概念发展而来的。
EDA技术：就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性。
2、熟悉并掌握MAXPLUS II 或QUARTUS II等开发软件的基本使用方法。
3、运用图解法设计分频器电路，并进行电路仿真。
二、实验内容
利用MAXPLUS II开发软件设计分频电路。
1MHz
除10
除10
除10
除10
除10
除10
100KHz
10KHz
1KHz
100Hz
10Hz
1Hz
图分频电路框图
从图中我们可以看出将1MHZ的脉冲连续6次除10，即可得到我们需要的输出频率。
利用MAXPLUS II 或QUARTUS II等开发软件的器件库，找到一个BCD的计数器：74LS160,(如图)从它的波形图中可看到它具有的逻辑功能：BCD计数，异步清零，有进位输出。其中CLK—为时钟信号；
ENT、ENP—为使能信号，高电平有效；
CLRN—异步清零端，电平为高时，计数器清零，电平为低时，允许计数；
使用VHDL进行分频器设计
使用VHDL 进行分频器设计
作者：ChongyangLee
摘要
使用VHDL 进行分频器设计
作者：ChongyangLee
本文使用实例描述了在FPGA/CPLD 上使用VHDL 进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数
（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可
通过Synplify Pro 或FPGA 生产厂商的综合器进行综合，形成可使
用的电路，并在ModelSim 上进行验证。
目录
概述 (1)
计数器 (1)
普通计数器 (1)
约翰逊计数器 (3)
分频器 (4)
偶数分频器 (4)
奇数分频器 (6)
半整数分频器 (9)
小数分频器 (11)
分数分频器 (15)
积分分频器 (18)
概述
分频器是数字电路中最常用的电路之一，在FPGA 的设计中也是使用效率非常高的基本设计。基于FPGA 实现的分频电路一般有两种方法：一是使用FPGA 芯片内部提供的锁相环电路，如ALTERA 提供的PLL （Phase Locked Loop），Xilinx 提供的DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL 等。使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。但FPGA 提供的锁相环个数极为有限，不能满足使用要求。因此使用硬件描述语言实现分频电路经常使用在数字电路设计中，消耗不
多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。
计数器
计数器是实现分频电路的基础，计数器有普通计数器和约翰逊计数器两
VHDL语言各种分频器的设计解析
() 计数
(' '1')
(<1)
<= 1;
<= 0;
;
;
;
() 根据计数值，控制输出时钟脉冲的高、低电平
(<2)
<= '1';
<= '0';
;
;
a;
偶数分频器的源程序(2)
; 1164; ; ;
(N: 6);
(
:;
:
);
;
，N是偶数
a : 0 2-1; :;
()
(' '1')
(2-1)
半整数分频器源程序
; 1164; ; ;
(N: 5); 分频系数0.5
(
:;
时钟源
: 输出时钟
);
;
a
, 2: ;
: 0 1;
<= 2;
与2异或后作为模N计数器的时钟
()
(' '1')
(0)
<= 1;
置整数分频值N
<= '1';
<= 1; 模N计数器减法计数
<= '0';
;
;
;
()
(' '1')
分频器设计 VHDL
实验报告
课程名称电子设计自动化实验（基于FPGA）实验项目分频器设计（计数器设计）实验仪器计算机+ Quartus Ⅱ9.1
系别信息与通信工程学院
专业通信工程
班级/学号
学生姓名
实验日期2012、5
成绩_______________________ 指导教师_______________________
分频器设计（计数器设计）
利用VHDL语言,设计一个输入1MHz脉冲,分频后能产生100kHz、10kHz、1kHz、100Hz、10Hz、1Hz时钟脉冲产生电路。
（1）实验要求
①利用VHDL语言编程；
②利用仿真软件进行功能仿真；
③编程下载到EP1C6Q240C8器件中，利用EDA/SOPC实验装置进行验证。
（2）实验设计注意事项
实验要求每相差十倍频率都有脉冲输出，故采用十进制计数器对信号分频设计方法较为简单。将十进制计数器做成COMPONENT，利用元件例化语句实现调用。电路采用异步工作方式。
（3）VHDL代码
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_arith.all;
USE IEEE.std_logic_unsigned.all;
ENTITY fenpin10 IS
PORT(i:in std_logic;
o:inout std_logic);
END ENTITY;
ARCHITECTURE func OF fenpin10 IS
SIGNAL count:std_logic_vector(3 downto 0);
西北工业大学数电实验报告二Quartus和Multisim
数字电子技术基础
实验报告
题目：实验二组合电路实验设计
小组成员：
小组成员：
实验二组合电路实验设计
一、实验目的
1.通过实验的方法学习数据选择器的电路结构和特点
2.掌握数据选择器的逻辑功能及其基本应用
3.通过实验的方法学习74LS138的电路结构和特点
4.掌握74LS138的逻辑功能及其基本应用
二、实验要求
要求一：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。（MULTISIM仿真和 FPGA 实现）
要求二：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。（MULTISIM仿真和 FPGA 实现）
要求三：参照参考容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。（MULTISIM 仿真和 FPGA 实现）
三、实验设备
（1）电脑一台；
（2）数字电路实验箱；
（3）数据线一根。
四、实验原理
Multisim 的模拟电路编程原理
Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用
数字电路逻辑表达式转换的基本知识
数据选择器和译码器的电路结构及其特点
实验开发板的基本使用知识
五、实验容
1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。（MULTISIM仿真和 FPGA 实现）
（1）构建真值表、卡诺图及降维卡诺图真值表：
西北工业大学-数字电子技术基础-实验报告-实验2
西北⼯业⼤学-数字电⼦技术基础-实验报告-实验2数字电⼦技术基础第⼆次实验报告
⼀、题⽬代码以及波形分析
1. 设计⼀款可综合的2选1多路选择器
①编写模块源码
module multiplexer(x1,x2,s,f);
input x1,x2,s;
output f;
assign f=(~s&x1)|(s&x2);
endmodule
②测试模块
`timescale 1ns/1ps
module tb_multiplexer;
reg x1_test;
reg x2_test;
reg s_test;
wire f_test;
initial
s_test=0;
always #80 s_test=~s_test;
initial
begin
x1_test=0;
x2_test=0;
#20
x1_test=1;
x2_test=0;
#20
x1_test=0;
x2_test=1;
#20
x1_test=1;
x2_test=1;
#20
x1_test=0;
x2_test=0;
#20
x1_test=1;
x2_test=0;
#20
x1_test=0;
x2_test=1;
#20
x1_test=1;
x2_test=1;
end
multiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test));
endmodule
③仿真后的波形截图
④对波形的分析
本例⽬的是令s为控制信号，实现⼆选⼀多路选择器。分析波形图可以知道，s为0时，f 输出x1信号；s为1时，f输出x2信号。所以实现了⽬标功能。
西工大数电实验五-触发器
实验五触发器及其应用
一、实验目的：
熟悉触发器的实际应用。
二、实验设备：
数字电路实验箱，74LS00，74LS74。
三、实验原理：
D触发器在时钟脉冲CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿来到之前D端的状态。
四、实验内容：
1、二分频、四分频器
2、实现序列F：
五、实验结果：
1.(1)二分频器：
实验图像：
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08021102班
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(2)四分频器：
Q 1n+1=[Q —1] ▪CP ↓ Q 2n+1=[Q —
2] ▪ Q 1↓
实验图像：
2.实现序列F ：
真值表如下：
得到状态方程如下：
1011D Q Q n n ==+ 011
0D Q Q n n ==+ n
n Q Q F 01'= CP F F •='
实验电路图如下：
n Q 1 n Q 0 1
1+n Q 10+n Q 'F 0 0 0 1 0 0 1 1 1 0 1 1 1 0 0 1 0 0 0 1 U1A 74LS74N 1D 21Q 5~1Q 6~1CLR 11CLK 3~1PR 4U1B 74LS74N
1D 21Q 5
~1Q 6
~1CLR
1
1CLK 3~1PR
4U2A
74LS11D
CP F
实验图像：
六、心得体会
通过此次实验，了解了D触发器的基本使用，将之前的理论学习应用到了实际当中，更加全面的掌握了D触发器的知识。也知道了，在实验中要仔细耐心才能顺利完成实验。
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY fpq IS
PORT(clk:IN STD_LOGIC;
clk_out,clk_out1:OUT STD_LOGIC);
END fpq;
ARCHITECTURE fwm OF fpq IS
CONSTANT m : INTEGER:= 25000000; --50M 分频到1Hz 时=25000000。
CONSTANT m1 : INTEGER:= 2500000; --5M 分频到10Hz 时=2500000。
SIGNAL tmp :STD_LOGIC;
SIGNAL tmp1 :STD_LOGIC;
BEGIN
PROCESS(clk, tmp)
VARIABLE cout : INTEGER:=0;
BEGIN
IF clk'EVENT AND clk='1' THEN
cout:=cout+1; --计数器+1
IF cout<=m THEN tmp<='0'; --计数小于等于25000000，输出0 ELSIF cout END IF; END IF; END PROCESS; clk_out<=tmp; --50M分频器输出 PROCESS(clk, tmp1) VARIABLE cout1 : INTEGER:=0; BEGIN IF clk'EVENT AND clk='1' THEN cout1:=cout1+1; --计数器+1 IF cout1<=m1 THEN tmp1<='0'; --计数小于等于2500000，输出0 ELSIF cout1 ELSE cout1:=0; --计数器清零 END IF; END IF; END PROCESS; clk_out1<=tmp1; --5M分频器输出 END fwm;