电子科技大学EDA指导书附完整答案 精品
EDA课后答案打印版
红外多路遥控系统单片机红外发射红外接收本文介绍了红外多路遥控系统。
红外多路遥控系统可实现16路的红外开关控制。
以码分制多通道红外遥控为设计的基本思路。
通过键盘及代码生成电路、编码、脉冲调制振荡和红外发射构成红外发射电路。
通过红外接收，解码以及由单片机控制的医码控制电路组成红外接收电路。
1.前言1.1序言随着电子技术的飞速发展，尤其是跨入2000年后，红外技术得到了迅猛发展。
红外遥控已渗透到国民经济的各行各业和人们日常生活的方方面面，在工业自动化、生产控制过程、采集和处理、通信、红外制导、激光武器、电子对抗、环境监测、红外育种安全防范、家用电器控制及日常生活各个方面都得到了广泛的应用。
1.2国内外研究概况目前国内外都在进行红外的研究开发，已取得了相当不错的成绩。
红外技术的研究开发是自动化控制的主要方向。
它的研究针对国民经济的各行各业和人们日常生活的方方面面，在工业自动化、生产控制过程、采集和处理、通信、红外制导、激光武器、电子对抗、环境监测、红外育种安全防范、家用电器控制及日常生活各个方面都在进行红外研究开发和控制。
1.3主要工作概述针对国内外的发展情况，可见红外遥控系统是我国未来智能化发展方向。
本课题要设计的红外多路遥控系统，主要红外发射和红外接收这两部分，本设计依托市面上常见的红外发射和红外接收元器件，使设计具有传输距离一般、硬件简单、安装方便、价格便宜的优点。
本文所介绍的红外多路遥控系统，是采用码分制多通道红外遥控系统装置。
早期的码分制的脉冲指令编码多采用分离元器件及小规模数字集成电路，编码、译码电路弄得很复杂，可靠性也差。
但随着大规模数字集成技术的发展和日趋成熟，各种大规模专用集成编、译码集成器件的层出不穷，使外围元器件很少，电路简单，功能完善。
2.系统总体方案设计2.1方案比较方案一：采用频分制多通道红外遥控发射和接收系统。
频分制的频率编码一般采用频道编码开关，通过改变振荡电路的参数来改变振荡电路的振荡参数和频率。
电子科技大学20春《EDA技术》在线作业3.doc
1.EDA设计流程包括( )、设计输入、设计处理和器件编程四个步骤。
A.设计准备B.总体设计C.详细设计D.设计数据【参考答案】: A2.请在下例的语句中选择所需的符号____。
signal a,b,c :std_logic;c____a＋b after 10ns;A.:＝B.<＝C.＝＝D.＝【参考答案】: B3.下面关于信号和变量的比较，错误的是（）。
A.信号赋值可以有延迟时间B.变量赋值无时间延迟C.变量可以看作硬件的一根连线 D.进程对信号敏感【参考答案】: C4.基于下面技术的PLD器件中允许编程次数最多的是（）。
A.FLASHB.EEPROMC.PROMD.SRAM【参考答案】: D5.MAX+PLUS的文本文件类型是（后缀名）是A.*.scfB.*.vhdC.*.gdfD.*.sof【参考答案】: B6.关于数组A的定义如下：signal A：bit_vector(7 downto 0);那么，A=“00110101”，A(7 downto 5)＝_____________。
A.’010B.‘001C.‘011D.’100【参考答案】: B7.一个完整结构的结构体由哪两个基本层次组出A.数据说明和进程B.结构体说明和结构体功能描述C.顺序描述语句和并行执行语句 D.结构体例化和结构体赋值【参考答案】: B8.文本输入方式是指采用（）进行电路设计的方式。
A.CB.硬件描述语言C.CD.JAVA【参考答案】: B9.字符串型文字O“1234”的长度为___________。
A.12B.4C.8D.16【参考答案】: A10.EDA的设计验证包括（）、时序仿真和器件测试三个过程。
A.形式仿真B.数值仿真C.功能仿真D.行为仿真【参考答案】: C11.值为“1110”的标准逻辑矢量，进行sla运算后值为____________ 。
A.1100B.1101C.1110D.1000【参考答案】: B12.在verilog语言中，a=4b'1011，那么^a=A.4b'1011B.4b'1111C.1b'1D.1b'0【参考答案】: C13.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，（）是错误的。
电子科技大学EDA指导书附完整答案讲解
数字系统EDA技术实验指导书学院：学号：姓名：实验一八位全加器的设计一、预习内容1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程；2.八位全加器设计原理。
二、实验目的1.掌握图形设计方法；2.熟悉QuartusⅡ软件的使用及设计流程；3.掌握全加器原理，能进行多位加法器的设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。
五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。
因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图：1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。
因此，减小进位的延迟对提高运算速度非常有效。
下图是减少了进位延迟的一种实现方法。
可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。
EDA技术与应用实验指导书(第2版)
EDA 技术与应用实验指导书习题参考答案邹红文2015. 11目录实验一 QUARTUS II 软件入门 (1)实验二VHDL数字频率计 (11)实验三DDS信号发生器 (15)实验四运算器 (21)实验五微控制器（1） (28)实验六微控制器（2） (32)实验七音乐播放器 (38)实验一 QUARTUS II 软件入门一、实验目的学习QUARTUSII 的使用方法：建立原理图文件、工程文件、波形图文件以及仿真；掌握波形分析方法。
学习QUARTUSII 几种常用门电路的符号、逻辑功能。
二、实验内容1. 以“与门”为例，练习原理图的仿真步骤。
2. 以“选择器”为例，练习VHDL 的仿真步骤。
三、原理图的仿真步骤1．建立文件夹，用于存放所有的实验内容。
文件夹名称为你的学号，例如：B0511。
2．在文件夹“B0511”中建立文件夹“实验一”，存放实验一的内容。
再建立子文件夹“与门”。
请特别注意：“与门”这个文件夹在下面第6步保存波形图文件时还要用到！3．按照图1建立原理图文件YM2.BDF （不区分大小写！）①选菜单FILE →NEW ，进入图2，选BLOCK DIAGRAM ,系统自动打开一个空白设计页面。
图2 新建原理图文件图1 与门逻辑电路图②点工具 ， 打开图3。
在图3中，选择PRIMITIVES →LOGIC →AND2，单击OK 。
然后在图4中单击左键，把与门AND2放置到设计页面中。
③击右键，选择CANCEL,结束与门的放置，见图4。
④添加输入输出引脚，更改引脚名称，连线。
在图3中选PRIMITIVES\PIN\INPUT ，单击OK ，然后在原理图中放置2个INPUT 。
在图3中选PRIMITIVES\PIN\ OUTPUT ，单击OK ，然后在原理图中 放置1个OUTPUT 。
双击引脚，在系统对话框PIN PROPERTIES （引脚属性，如图5 所示）中分别输入新引脚名A （B 、Y ）之后，单击“确定”。
EDA技术与应用课后习题答案
EDA技术与应用课后习题答案EDA技术与应用课后习题答案大全《EDA技术与应用》为普通高等教育“十一五”国家级规划教材，下面yjbys店铺为大家提供的是本书的课后习题答案，希望能帮助到大家!主要内容包括：EDA技术;电路设计仿真软件PSpice、Muhisim8的使用方法;可编程逻辑器件的工作原理、分类及应用;硬件描述语言Verilog HDL的语法要点与设计实例;数字集成软件Quartus n、仿真软件ModelSim、综合软件SynplifyPro等的使用方法及设计流程;EDA技术综合设计实例。
本书内容全面，注重基础，理论联系实际，突出实用性，并使用大量图表说明问题，编写简明精炼、针对性强，设计实例都通过了编译，设计文件和参数选择都经过验证，便于读者对内容的理解和掌握。
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA 和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
电子科技大学智慧树知到“电子信息工程”《EDA技术》网课测试题答案4
电子科技大学智慧树知到“电子信息工程”《EDA技术》网课测试题答案（图片大小可自由调整）第1卷一.综合考核(共15题)1.使用STD_LOGIG_1164使用的数据类型时()。
A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明2.关于数组A的定义如下signal Abit_vector7 downto 0;那么，A“00110101”，A6 downto 5=()。
A.00B.10C.01D.113.不属于顺序语句的是()。
A.IF语句B.LOOP语句C.PROCESS语句D.CASE语句4.如果a=1，b=0，则逻辑表达式(a AND b) OR (NOT b AND a)的值是()。
A.0B.1C.2D.不确定5.使用Quartus II的图形编辑方式输入的电路原理图文件必须通过()才能进行仿真验证。
A.编辑B.编译C.综合D.编程6.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为()。
A.软核B.硬核C.固核D.都不是7.下面哪一条命令是MAXPLUSII在时序仿真时执行加载节点的命令?()A.file-set project to current fileB.assign-pin/location chipC.node-enter node from SNFD.file-create default symbol8.以下工具中属于FPGA/CPLD开发工具的专用综合器的是()。
A.ModelSimB.Leonardo SpectrumC.Active HDLD.Quartus II9.过程中的信号赋值语句，其信号更新是()。
A.按顺序完成B.比变量更快完成C.在进程的最后完成D.都不对10.下例程序执行后，X和Y的值分别为()。
Process(A,B,C) variable D:std_logic; begin D:=A; XA.B+C 和B+AB.B+A和B+CC.B+C和B+CD.B+A和B+A11.执行MAX+PLUS II的()命令，可以对设计的电路进行仿真。
EDA完整版答案
1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A. 文件名和实体可以不同名B. 文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置8. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中9. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别10. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别11. 关于VHDL数据类型，正确的是 B 。
A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关12. 下面数据中属于实数的是 B 。
A. 4.2B. 3C. …1‟D. “11011”13. 下面数据中属于位矢量的是 D 。
A. 4.2B. 3C. …1‟D. “11011”14. 关于VHDL数据类型，正确的是 B 。
A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据D. 前面三个答案都是错误的15. 可以不必声明而直接引用的数据类型是 C 。
电子科大20春《EDA技术》在线作业1答案44916
电子科大20春《EDA技术》在线作业1红字部分为答案！单选题1.在VHDL中，结构体内部是由（）语句组成的。
A.顺序B.并行C.顺序和并行D.任何2.库（LIBRARY）包括哪几大类A.IEEE 库、STD 库、面向ASIC的库、用户定义库B.IEEE 库、STD 库、WORK库、用户定义库C.IEEE 库、STD 库、WORK库、面向ASIC的库、用户定义库D.STD 库、WORK库、面向ASIC的库、用户定义库3.下面哪一条命令是MAXPLUSII在时序仿真时执行加载节点的命令（）。
A.file- set project to current fileB.assign-pin/location chipC.node-enter node from SNFD.file-create default symbol4.在元件例化语句中，用_______符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP （）中的信号名关联起来。
A.=B.:=C.<=D.=>5.EAB中RAM的大小可灵活配置，Altera FLEX 10K 系列器件中的EAB作RAM用时，有哪几种配置模式A.512x8，1024x4，2048x2，4096x1B.256x8，512x4，1024x2，2048x1C.256x4，512x2，1024x1D.256x16，512x8，1024x4，2048x26.下列关于变量的说法正确的是A.变量是一个局部量，它只能在进程和子程序中使用。
B.变量的赋值不是立即发生的。
C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D.变量赋值的一般表达式为目标变量名表达式。
7.进程语句的启动条件是A.wait语句或敏感信号量B.wait语句C.敏感信号量D.wait语句或且敏感信号量8.VHDL数据对象有A.常量、变量。
电子科技大学14秋《EDA技术》在线作业2答案
14秋《EDA技术》在线作业2单选题一、单选题（共20 道试题，共100 分。
）1. 顺序语句中的转向控制语句包括A. if 语句、case 语句、return 语句、Exit 语句B. if 语句、case 语句、Loop 语句、Next 语句、Exit 语句C. if 语句、case 语句、Loop 语句、return 语句D. case 语句、Loop 语句、Next 语句、null 语句-----------------选择：B2. 下例程序执行后，X和Y的值分别为。
process(A,B,C) variable D : std_logic; begin D := A; X <= B+D; D := C; Y <= B+D; end process;A. B+C和B+AB. B+A和B+CC. B+C和B+CD. B+A和B+A-----------------选择：B3. 下面哪个标识符是符合VHDL语法的合法标识符A. 4plusB. v-4C. the_signalD. buffer-----------------选择：C4. 关于数组A的定义如下：signal A：bit_vector(7 downto 0);那么，A=“00110101”，那么A(2 downto 0)＝____________。
A. 111B. 110C. 100D. 101-----------------选择：D5. 变量是一种局部量，变量可在以下哪些位置进行定义A. process、architecture、entityB. process、function、procedureC. function、entity、packageD. entity、package、procedure-----------------选择：B6. 值为“1110”的标准逻辑矢量，进行sla运算后值为____________ 。
eda习题与答案
eda习题与答案
EDA习题与答案
探索性数据分析（EDA）是数据科学中的一项重要技能，通过对数据进行可视化和统计分析，可以帮助我们更好地理解数据的特征和规律。
在实际应用中，我们经常会遇到各种EDA习题，下面就让我们一起来看看一些常见的EDA习题及其答案。
1. 习题：对一组学生的考试成绩进行EDA，包括成绩的分布、平均分、及格率等统计指标。
答案：首先，我们可以绘制成绩的直方图，以了解成绩的分布情况。
然后计算平均分和及格率，可以通过描述性统计方法来实现。
最后，我们还可以使用箱线图来展示成绩的离散程度和异常值情况。
2. 习题：分析一组房屋价格数据，探索价格的变化趋势和影响因素。
答案：首先，我们可以绘制价格随时间变化的折线图，以了解价格的趋势。
然后可以使用相关系数分析价格与其他因素（如面积、地段、装修等）的关系。
最后，可以利用散点图和回归分析来探讨价格与各种因素之间的关联性。
3. 习题：分析一组销售数据，探索销售额的季节性变化和产品销售额的贡献比例。
答案：首先，可以使用折线图或柱状图来展示销售额随时间的变化情况，以了解销售额的季节性变化。
然后，可以计算各个产品在总销售额中的贡献比例，以了解产品销售情况的分布。
通过以上习题及其答案的分析，我们可以看到EDA在实际应用中的重要性和灵活性。
通过对数据进行可视化和统计分析，我们可以更好地理解数据的特征和
规律，为后续的数据建模和决策提供有力支持。
因此，掌握好EDA技能对于数据科学从业者来说至关重要。
EDA习题答案
EDA习题第一章绪论1、简介EDA/CPLD的开发背景。
1）电子系统的集成化，可使系统体积小、重量轻、功耗低，更重要的是系统的可靠性大大提高；2）数字化及个人电脑的发展促进集成工艺的发展；3）片上系统设计要求依靠计算机；4）产品利润的追求要求缩短产品研发周期。
2、简介EDA采用语言及特点。
硬件描述语言HDL（Hardware Description Language），其中以VHDL为代表。
VHDL：Very High Speed Integrated Circuit HDL超高速集成电路硬件描述语言。
特点:1）与硬件无关；2）设计方法多样：可采用自底向上、自顶向下或混合设计方法；3）具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化结构化设计方面，表现了强大的生命力和应用潜力。
3、简介SOC的含义。
所谓片上系统设计system on chip，是将电路设计、系统设计、硬件设计、软件设计和体系设计集合于一身的设计。
4、简介EDA技术的含义。
依赖功能强大的计算机，以HDL为手段为系统逻辑描述完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真调试，直至实现既定的电子线路系统功能。
5、简介EDA的发展方向。
1）支持标准化语言的EDA软件不断推出。
2）EDA技术进入无线电、模拟电路等领域。
3）更大规模的FPGA和CPLD器件的不断推出。
第二章 CPLD与FPGA工作原理简介1、简介PLD的含义。
Programmable Logic Device可编程逻辑器件是一种数字集成电路的半成品，在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑元件，使用者可利用某种开发工具对其进行加工，即按设计要求将片内元件连接起来（编程）2、画出用3*1的PROM实现Y=A+BC。
答案略，参例2-1Y=A+BC逻辑电路。
答案略，参例2-4第三章EDA设计流程及其工具1、简介ASIC的含义。
eda课后习题答案
用VHDL设计一个秒表电路姓名：朱芳学号：200803050221 专业：08电气2班1.实验目的：掌握MAXPLU SⅡ的VHDL语言描述输入法（1）掌握VHDL语言描述输入法（2）掌握VHDL语言（3）理解if语句进行描述计数器2.实验内容：利用VHDL语言设计一个秒表电路，最小计时精度为0.01S，最长为99S。
3.实验原理：计算器是数字系统中用的交代的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也是用于与分频,定时，产生节拍脉冲和脉冲序列。
4.实验源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count100 isport (clk :in bit;oc :out bit;y :out integer range 0 to 99 );end ;architecture a of count100 issignal q :integer range 0 to 99;beginp1:process(clk)beginif (clk'event and clk='1')then if q=99 thenq<=0;elseq<=q+1;end if;end if;if q<50 thenoc<='0';elseoc<='1';end if;y<=q;end process;end;5.编译过程：6.时序波形仿真：7.时域分析：。
EDA技术与应用课后习题答案（2）
EDA技术与应用课后习题答案（2）EDA技术与应用课后习题答案大全END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; --输入选择信号CLK0:IN STD_LOGIC; --输入信号OUT1:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器的VHDL描述。
要求：(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in 是借位输入。
(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr) 4-5.答案底层文件1：or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底层文件2：h_subber.VHD实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out::OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0';s_out<='0';WHEN "01" => diff<='1';s_out<='1';WHEN "10" => diff<='1';s_out<='0';WHEN "11" => diff<='0';s_out<='0';WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件：f_subber.VHD实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber IS COMPONENT h_subberdiff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。
EDA简答题答案(2021年整理精品文档)
EDA简答题答案编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（EDA简答题答案）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为EDA简答题答案的全部内容。
1.1EDA的英文名字是什么？EDA的中文含义是什么？答:EDA：Electronics Design Automation 中文含义:电子设计自动化。
1。
2什么叫EDA？利用EDA进行电子系统的设计的特点是什么？答：狭义的EDA技术，就是指以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统描述的主要表达方式，以计算计、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件,自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编辑下载等工作，最终形成集成电子系统或专用集成芯片的一门技术，或称为IES/ASIC自动设计技术。
EDA进行电子系统的设计的特点：（1）、用软件的方式设计硬件（2）用软件的方式设计的系统到硬件系统的转换由有关的开发软件自动完成的(3）设计过程中可用有关软件进行各种仿真（4）系统可现场编程，在线升级（5）整个系统可集成在一个芯片上，体积小、功耗低、可靠性高（6）从以前的“组合设计"专项真正的“自由设计”（7）设计的移植性好，效率高（8）非常适合分工设计，团体协作1.5FPGA和CPLD各包括几个基本组成部分FPGA在结构上主要分为：可编程逻辑单元、可编程输入/输出单元和可编程连线 CPLD在结构上包括：可编程逻辑宏单元、可编程输入/输出单元和可编程内部连线1.6FPGA/CPLD有什么特点?各包含几个基本组成部分？二者在存储逻辑信息方面有什么区别?在实际使用中什么时候选用FPGA？什么时候选用CPLD？答：FPGA在结构上主要分为三个部分，即可编程逻辑单元,可编程输入/输出单元和可编程连线三个部分；CPLD在结构上主要分为三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线三个部分。
最新04年《EDA技术》试题答案资料
电子科技大学二零零四至二零零五学年第一学期（A）一、填空题：（20分，每小题2分）1)用VHDL语言进行设计过程中一般要进行仿真以判断设计是否正确，在综合前进行的仿真称为功能仿真，综合后进行的仿真称为时序仿真。
2)CPLD和FPGA内部结构差别很大，一般CPLD是一种以乘积项方式构成逻辑行为的器件，而一般FPGA则是以查找表方式构成逻辑行为的器件。
3)Altera公司的FLEX 10K系列器件的内部结构主要包括：逻辑阵列块(LAB) 、嵌入式阵列块（ＥＡＢ）、I/O单元和快速通道互连。
4)VHDL语言中端口buffer和inout的主要区别是buffer不能接收外部的输入信号，inout可实现双向数据传送。
5)数字频率计功能是测量被测信号的频率，测量频率的基本原理是：1秒时间内代测信号的脉冲个数。
6)在VHDL语法规则中变量只能在进程和子程序中使用。
7)EDA软件中的综合器的基本功能是：将描述针对给定的硬件结构进行编译、优化、转换和综合最终获得门级电路或更底层的电路描述文件。
8)一般常用的VHDL描述风格有三种，它们分别是：行为描述、寄存器级描述(或数据流描述) 和结构描述。
9)元件例化语句中的端口映射方式有____位置关联___________、____名字关联__________。
10)CPLD的全称是Complex Programmable Logic Devices(或复杂可编程逻辑器件) 、FPGA的全称是Field Programmable Gate Array（或现场可编程门阵列）。
二、单项选择题（14分，每小题2分）1)Altera公司的FLEX 10K系列器件采用的编程元件是 D 。
A、熔丝型开关B、EPROM的编程元件C、EEPROM的编程元件D、基于SRAM的编程元件2)若a=1，b=2，下面程序执行后，a和b的值分别为 B 。
architecture rtl of entityName issignal a, b: integer;beginprocess (a, b)variable c: integer;begina <=b ;c := a ;b <=c ;end process;end rtl ;A、1，2B、2，1C、1，1D、2，23)若S1为”1010”, S2为”0101”，下面程序执行后，outValue输出结果为： A 。
电子科技大学EDA指导书附完整答案
电子科技大学EDA指导书附完整答案数字系统eda技术实验指导书学院：学号：姓名：实验一八位全加器的设计一、预习内容1.融合教材中的了解熟识quartusⅱ软件的采用及设计流程；2.八位全加器设计原理。
二、实验目的1.掌控图形设计方法；2.熟悉quartusⅱ软件的使用及设计流程；3.掌握全加器原理，能进行多位加法器的设计。
三、实验器材pc机一台、eda教学实验系统一台、浏览电缆一根（已剪线）、导线若干四、实验要求1、用vhdl设计一个四位循序全加器；2、用图形方式形成一个八位全加器的顶层文件；3、顺利完成八位全加器的时序仿真。
五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验说明，4十一位二进制循序加法器和以太网级联加法器挤占几乎相同的资源。
这样，多位数加法器由4十一位二进制循序加法器级联形成就是较好的折衷挑选。
因此本实验中的8十一位加法器使用两个4十一位二进制循序加法器级联而变成。
2、实现框图：1）四位加法器四位加法器可以使用四个一位全加器级连成以太网位次加法器，同时实现框图如下图右图，其中csa为一位全加器。
似乎，对于这种方式，因高位运算必须必须等低位位次走进后就可以展开，因此它的延后非常丰厚，高速运算确实无法胜任。
通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。
因此，减小进位的延迟对提高运算速度非常有效。
下图是减少了进位延迟的一种实现方法。
EDA课后习题.
1-10 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其 在整个流程中的作用。 答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有： （1）设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图 输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）； （2）HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设 计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字 电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）； （3）仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验 证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和 布线）； （4）下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件 设计）。
而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。编程信息是保载
入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称
为配置。对于SRAM型FPGA来说，配置次数无限，且速度快；在加电 时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT( s : IN STD_LOGIC_VECTOR(1 DOWNTO 0); a , b , c , d : IN STD_LOGIC; y : OUT STD_LOGIC); END MUX41; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN CASE s IS WHEN “00” => y<=a; WHEN “01” => y<=b; WHEN “10” => y<=c; WHEN “11” => y<=d; WHEN OTHERS => NULL; END CASE; END PROCESS; END ART;
EDA部分习题答案.ppt
5. 什么叫综合，一般综合应包含哪些过程？ 答：综合是指将HDL语言、原理图等设计输入翻
译成基本逻辑单元组成的互联的网表文件或程序。 综合的过程包括路径和资源优化。
第2章
2. 答：一个相对完整的VHDL程序通常包含实体
(Entity)、结构体(Architecture)、配置 (Configuration)、程序包(Package)和库(Library)5 个部分。
变量的赋值是一种理想化的数据传输，是立即发 生，不存在任何延时的行为。
（3）信号是描述硬件系统的基本数据对象，它类 似于连接线。信号可以作为设计实体中并行语句模 块间的信息交流通道。 信号的定义格式如下：
SIGNAL 信号名： 数据类型﹕=初始值；
信号的使用和定义范围是实体、结构体和程序包。
在进程和子程序中不允许定义信号。
3. 答：VHDL主要由常数、变量和信号三种数据对象。
（1）常量是一个恒定不变的值，一旦作了数据类 型的赋值定义后，在程序中不能再改变，具有全局 意义。
常量的定义形式如下： CONSTANT 常量名：数据类型﹕=表达式；
（2）变量是一个局部量，只能在进程和子程序中 使用。
变量不能将信息带出对它作出定义的当前设计单 元。
（1）程序包存放各个设计模块共享的数据类型、常数 和子程序等；库是专门存放预编译程序包的地方。
（2）实体用于描述所设计的系统的外部接口信号，是可 视部分； （3）结构体用于描述系统内部的结构和行为，建立输入 和输出之间的关系，是不可视部分。
（4）配置说明语句主要用于以层次化的方式对特定的设 计实体进行元件例化，或是为实体选定某个特定的结构体。
5. BUFFER：输出，输出的信号可以引回内部
再使用。 INOUT：双向，端口既可以读也可以写。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字系统EDA技术实验一八位全加器的设计一、预习内容1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程；2.八位全加器设计原理。
二、实验目的1.掌握图形设计方法；2.熟悉QuartusⅡ软件的使用及设计流程；3.掌握全加器原理，能进行多位加法器的设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。
五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。
因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图：1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。
因此，减小进位的延迟对提高运算速度非常有效。
下图是减少了进位延迟的一种实现方法。
可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。
因此，总的延迟是两级门的延迟，其高速也就自不待言。
2）八位加法器用两个并行四位加法器实现一个八位加法器的框图如下：六、实验步骤1、用VHDL语言或图形输入法设计一个并行四位全加器；2、利用步骤一得到的四位全加器使用图形输入法实现一个8位全加器；3、对最后的顶层文件进行编译、仿真；4、如果时间有余可以直接设计一个八位的串行全加器，比较上述两种方法综合后的不同（主要从消耗资源和运算速度考虑）。
七、实验报告1、四位加法器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4 isport(c4: in std_logic;a4: in std_logic_vector(3 downto 0);b4: in std_logic_vector(3 downto 0);s4: out std_logic_vector(3 downto 0);co4: out std_logic);end entity adder4;architecture art of adder4 issignal s5:std_logic_vector(4 downto 0);signal a5,b5:std_logic_vector(4 downto 0);begina5<='0'&a4;b5<='0'&b4;s5<=a5+b5+c4;s4<=s5(3 downto 0);co4<=s5(4);end architecture art;连线图仿真波形2、分析实验结果；从波形中可以看出，S8的输出由A8和B8的和来得到，而且显示是以8个为一组进行显示的。
3、心得体会；首先编写正确的程序是非常重要的，特别注意拼写的情况。
另外在仿真是一定要搞清楚，顶层文件和其它组成文件的区别。
在一开始就应该注意到，免得在后面又重新来建立新的工程。
八、问题及思考试设计一由8 位二进制加法器为基本元件构成的8位减法器。
源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 isport(c8: in std_logic;a8: in std_logic_vector(7 downto 0);b8: in std_logic_vector(7 downto 0);s8: out std_logic_vector(7 downto 0);co8: out std_logic);end entity adder8;architecture art of adder8 isponent adder4 isport(c4: in std_logic;a4: in std_logic_vector(3 downto 0);b4: in std_logic_vector(3 downto 0);s4: out std_logic_vector(3 downto 0);co4: out std_logic);end ponent adder4;signal sc:std_logic;beginu1:adder4port map(c4=>c8,a4=>a8(3 downto 0),b4=>b8(3 downto 0),s4=>s8(3 downto 0),co4=>sc);u2:adder4port map(c4=>sc,a4=>a8(7 downto 4),b4=>b8(7 downto 4),s4=>s8(7 downto 4),co4=>co8);end architecture art;电路图仿真波形实验二用七段LED显示8421BCD码的VHDL设计一、预习内容1、结合附录一了解EDA实验箱的原理；2、七段LED显示原理；3、怎样用VHDL实现8421BCD码在七段LED数码管上显示。
二、实验目的1.了解VHDL进行EDA设计的基本步骤；2.学会用QuartusⅡ进行时序仿真；3.了解EDA实验箱的基本功能；三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1.用VHDL设计具有清除端、使能端，计数范围为0-999的计数器设计。
输出为8421BCD码；2.用VHDL设计七段LED译码显示电路；3.QuartusⅡ进行时序仿真；4.下载该程序验证程序是否正确；5.请事先准备一个优盘，本实验程序需要保存，后面实验需要用到。
五、实验原理与内容1、8421BCD编码在数字系统中常用四位二进制代码来表示一位十进制数字0、1、2、﹒﹒﹒、9，称之为二－十进制代码，即BCD码。
将十进制数编成BCD码的电路，称为称二－十进制（BCD）编码器。
二-十进制编码的方案很多，若BCD 编码器采用8421编码方案，称为8421BCD编码器。
2、七段译码器下图为译码器逻辑图，请按图进行连线。
其中A，B，C，D 接拨号开关，a，b，c，d，e，f，g 接数码显示接口，管脚映射均为I/O 口，映射后，通过拨号开关改变输入二进制码，则输出数码管上显示相应的数值。
3六、实验步骤1、写出七段译码器和具有清除端、使能端，计数范围为0-999的计数器的VHDL源程序，编译通过；2、进行波形仿真；3、选定器件、映射管脚、编译、下载。
七、实验报告1、写出实验源程序，画出仿真波形；三、各模块VHDL程序1、0-9计数器2、0-999计数器3、译码显示模块四、各模块仿真测试1、（1）0-9计数器功能仿真：2、（1）0-999计数器功能仿真：3、（1）译码显示电路功能仿真4、（1）整体时序仿真：五、实验结论：1、十进制计数器确实能实现对时钟脉冲的计数并且产生进位输出；2、由十进制计数器级联成的0-999计数器也能实现对时钟脉冲的计数，并且产生进位输出，而且输出的计数符合8421码格式。
3、七段显示程序的输出是十六进制形式，输出结果与原理完全一致。
4、各个仿真波形均有延迟。
5、各模块及总体均符合功能设计要求。
六、思考题：要译出0-9和‘一’，只需要将译码模块中的when others=> dout<=“0000000”改为：when others=> dout<=“0000001”即可。
实验三扫描显示电路设计一、预习内容1、什么是扫描显示；2、怎样实现数码显示；3、写出原理草图，写出源程序。
二、实验目的1、进一步熟悉用VHDL进行EDA设计方法；2、本实验与实验二的不同之处在八个数码管都要稳定地显示；3、进一步了解EDA实验箱的基本功能；三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用VHDL设计一个扫描显示电路，使得八个数码管能同时显示（要求显示的值为自己的学号+100，如学号为1，则数码管显示101，多出的数码管全显示0），然后编译、仿真；2、下载该程序，验证程序是否正确。
3、请事先准备一个优盘，后面实验需要用到。
五、实验原理与内容数码显示板上一共有8 个数码管，如果按照传统的数码管驱动方式（静态扫描方式），则需要8 个七段译码器进行驱动，这样既浪费资源，有时电路工作也不可靠。
所以现在最常见的数码管驱动电路已经不用上述的静态扫描方式了，而是采用动态扫描显示的方式，这种方式只需一个译码器就可以实现电路正常、可靠的工作，这样大大节省资源。
动态数码扫描显示方式是利用了人眼的视觉暂留效应，把八个数码管按一定顺序（从左至右或从右至左）进行点亮，当点亮的频率（即扫描频率）不大时，我们看到的是数码管一个个的点亮，然而，当点亮频率足够大时，我们看到的不再是一个一个的点亮，而是全部同时显示（点亮），与传统方式得到的视觉效果完全一样。
因此我们只要给数码管这样一个扫描频率，那么就可以实现两个以上的数码管同时点亮。
而这个频率我们可以通过一个计数器来产生，只要计数频率足够大，就可以实现我们的要求。
事实上，因为数码管点亮不是瞬间就可以的，它也需要一定的时间，该时间与数码管的选择有关系。
为了折中这一对矛盾，实验中一般可将计数频率选择在100Hz左右肯定可以满足上述两个要求。
动态数码扫描显示的硬件电路设计要求是：对共阴数码管，将其公共端阴极接三八译码器的输出，三八译码器的输入为位选信号输入；将8 个（或更多）的数码管的相同段接在一起，然后引出。
原理图如下：六、实验步骤1、调出实验二的源程序，检查是否正确；2、修改实验二程序实现0～999的8421BCD码，并将结果通过数码管显示；3、编译、仿真程序；4、下载程序判断是否正确。