数电课件 时序电路
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数字电子技术课件 第六章 时序逻辑电路
第六章 时序逻辑电路
第一节 寄存器 第二节 计数器 第三节 一般时序电路
本章学习要求
数字逻辑电路 组合逻辑电路 —— 组合电路 时序逻辑电路 —— 时序电路
时序电路特点
功能上：任何时刻的稳定输出，不仅与该时刻输入 有关，还与电路原状态有关，即与以前的 输入有关。
结构上：由组合电路和存贮电路组成。
时序电路分类
×× ×× 1× 0× ×1 ×0 ××
××××
D0 D1 D2 D3
×××× ×××× ×××× ×××× ××××
Q00 Q10 Q20 保 持
Q30
并行置数
D0 D1 D2 串入左移
D3
串入左移
Q1n Q2n Q3n 1 串入右移
Q1n Q2n Q3n 0 串入右移
1 Q0n Q1n
保持
Q2n
触发器改变状态，因此译码时不会产生竞争冒险。 ②缺点:状态利用率低。24=16个状态中只用了8个状态
(2n－2n个没用)。
6、序列信号发生器
序列信号：一组特定的串行数字信号称为序列信 号，如00110111。
序列信号发生器：产生序列信号的电路称为序列 信号发生器。
作用：序列信号可以用来作为数字系统的同步信 号，也可以作为地址码等，在通信、遥控、遥测 等领域有非常广泛的应用。
Q2
Q3
1000 0100 0010 0001
特点: ①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3； ②优点:电路结构简单;有效状态只含一个1（或0）,不需
要另加译码电路。 ③缺点:状态利用率低。24=16个状态中只用了4个状态
(2n－n个没用)。
（3）扭环形计数器
D0
Q0
第一节 寄存器 第二节 计数器 第三节 一般时序电路
本章学习要求
数字逻辑电路 组合逻辑电路 —— 组合电路 时序逻辑电路 —— 时序电路
时序电路特点
功能上：任何时刻的稳定输出，不仅与该时刻输入 有关，还与电路原状态有关，即与以前的 输入有关。
结构上：由组合电路和存贮电路组成。
时序电路分类
×× ×× 1× 0× ×1 ×0 ××
××××
D0 D1 D2 D3
×××× ×××× ×××× ×××× ××××
Q00 Q10 Q20 保 持
Q30
并行置数
D0 D1 D2 串入左移
D3
串入左移
Q1n Q2n Q3n 1 串入右移
Q1n Q2n Q3n 0 串入右移
1 Q0n Q1n
保持
Q2n
触发器改变状态，因此译码时不会产生竞争冒险。 ②缺点:状态利用率低。24=16个状态中只用了8个状态
(2n－2n个没用)。
6、序列信号发生器
序列信号：一组特定的串行数字信号称为序列信 号，如00110111。
序列信号发生器：产生序列信号的电路称为序列 信号发生器。
作用：序列信号可以用来作为数字系统的同步信 号，也可以作为地址码等，在通信、遥控、遥测 等领域有非常广泛的应用。
Q2
Q3
1000 0100 0010 0001
特点: ①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3； ②优点:电路结构简单;有效状态只含一个1（或0）,不需
要另加译码电路。 ③缺点:状态利用率低。24=16个状态中只用了4个状态
(2n－n个没用)。
（3）扭环形计数器
D0
Q0
数字电子技术基础第5章-时序逻辑电路
图5.1.4 同步时序电路与异步时序电路
5.1 时序电路的基本概念
2.米莱电路与摩尔电路
有的时序电路的输出不 仅与存储电路输出的原状态 有关，而且和电路的输入信 号有关。而另一些时序电路 仅与存储电路输出的原状态 有关。前者称为米莱型 （Mealy）电路，后者称为 摩尔型（Moore）电路。
5.1 时序电路的基本概念
（5）根据状态转换表可以绘出状态转换图或时序图。 （6）据上述分析步骤，用文字描述时序电路的逻辑功能。
5.2 基于触发器的时序电路分析
5.2.2 同步时序电路的分析举例
1.摩尔型同步时序电路的分析
例5.2.1试分析图5.2.1所示时序电路的逻辑功能，并说明 电路性质（同步或异步、摩尔或米莱、能否自启动）。
（4）每经过6个时钟脉冲信号的作用，电路状态循环一次。 当计数到101时，F作为输出进位1次。该电路是具有自启动功能 的摩尔型同步6进制计数器。
图5.2.2 例5.2.1状态转换图
图5.2.3 例5.2.1 时序波形图
5.2 基于触发器的时序电路分析
2.米莱型同步时序电路的分析 例5.2.3 图5.2.6电路是由T触发器构成的时序电路，试分析电路功能。
图5.1.1所示框图是时序电 路的基本结构，由组合电路和 存储电路两部分组成。图5.1.1 时序逻辑电路结构从图的整体 上看，组合电路部分的功能是 进行逻辑运算和算术运算，存 储电路部分是由触发器或锁存 器“组”构成，起到记忆运算 功能。
图5.1.1 时序逻辑电路
5.1 时序电路的基本概念
5.1.2 状态转换表与状态转换图
（2）根据输出方程可以确定是摩尔型电路，还是米莱型 电路。
（3）将每个触发器的激励方程代入对应触发器的特征方 程，求出各触发器的状态方程，状态方程反映各触发器输出 的现态与次态的逻辑关系。
《时序逻辑电路分析》课件
优化触发器设计
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
数字电子技术 第六章、时序逻辑电路
Y i F i ( X 1 , X 2 , , X p ; Q 1n , Q 2n , , Q qn ) n n n W j G j ( X 1 , X 2 , , X p ; Q1 , Q 2 , , Q q ) n 1 n n n Q k H k (W 1 , W 2 , , W r ; Q 1 , Q 2 , , Q q )
§6、3 寄存器和移位寄存器
寄存器是计算机的主要部件之一，它用 来暂时存放数据或指令。 1 、 数码寄存器
Q3
& &
Q2
&
Q1
&
Q0 取数 脉冲
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CLR A3
接收 脉冲 ( CP ) A0
A2
A1
四位数码寄存器
Q3
& &
Q2
&
Q1
&
Q0 取数 脉冲
Q
Q D
Q
Q D
Q
CP
时 序 图
Q0 Q1 Q2 Y
5
电 路 功 能
有效循环的6个状态分别是0～5这6个十进制数字的格 雷码，并且在时钟脉冲 CP 的作用下，这6个状态是按 递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法计数器。 当对第6个脉冲计数时，计数器又重新从000开始计数， 并产生输出Y＝1。
FF0
F F1 Q0 1D C1 Q0 Q1 Q1 1D C1
F F2 Q2
例3
CP
1D C1
Q2
数字电子技术时序逻辑电路PPT
CP0 CP0 CP1 CP3 Q0 CP2 Q1
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
数字电子技术第6章时序逻辑电路简明教程PPT课件
6.2.2 同步时序逻辑电路分析举例 【例题6.1】 分析如图6-3所示的时序电路的逻辑功能。写出电路的驱动方程、状态 方程和输出方程，计算出状态转换表，画出状态转换图和时序图，说明电路能否自 启动。
图6-3 例题6.1的逻辑电路
解：该电路为同步时序电路 (1) 写出触发器的驱动方程。
J 1 K1 Q3 J 2 K 2 Q1 J Q Q ；K Q 1 2 3 3 3
n n n Q3 Q2 Q1
n 1 n 1 n 1 Y Q3 Q2 Q1
0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 0 0 1 0
0 1 1 0 0
1 0 1 0 0
0 0 0 0 1 1 1 1
1 0 1 1 1 0 1 1 1
0 1 1 0 1 0 0 0 1
最后还要检查一下得到的状态转换表是否包含了电路所有可能出现的状态。由 于的状态组合共有8种，而根据上述计算过程列出的状态转换表中只有5种，缺少101、 110、111这3种状态。所以还需要将这3种状态分别代入状态方程和输出方程进行计 算，并将计算结果列入表中。至此，才得到完整的状态转换表。 (5) 画出状态转换图。 若以圆圈表示电路的各个状态，以箭头表示状态转换的方向，同时还在箭头旁注明 了状态转换前的输入信号的取值和输出值，这样便得到了时序电路的状态转换图。通常将 输入信号的取值写在斜线之上，将输出值写在斜线以下。
6.1.3 时序逻辑电路的功能描述 时序电路一般可以用驱动方程、状态方程和输出方程来描述。 图6-2中的X(x1，x2，…，xi)为时序逻辑电路的输入信号，Y(y1，y2，…，yj)为 输出信号，Z(z1，z2，…，zk)为存储电路的输入信号，Q(q1，q2，…，ql)为存储 电路的输出信号，也表示时序逻辑电路的状态。这些信号之间的逻辑关系可以用3 个方程组来描述。
数电 第6章时序电路
' 2 ' 3 ' 1 ' 3 ' 0 ' (Q1Q0 )Q2 (Q3' (Q1Q0 )' )Q2
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。
数电课件时序电路
故障检测
通过测试和验证手段，发现时序电路中存在的故障和问题。
故障定位
确定故障发生的位置和原因，以便进行针对性的修复。
故障排除
根据故障定位结果，采取适当的措施排除故障，恢复时序电路的正常工作。
预防性维护
通过定期检查和维护，预防时序电路出现故障，提高系统的可靠性和稳定性。
THANKS
感谢观看
06
时序电路的测试与验证
测试方法
静态测试
通过输入一组已知的测试向量，观察输出结果是否符合预期，以检测 时序电路的功能性。
动态测试
模拟实际工作时序电路的行为，通过输入激励信号，观察输出响应是 否符合预期。
边界测试
针对电路的输入和输出边界进行测试，以确保电路在极限条件下的正 常工作。
仿真测试
利用仿真软件对时序电路进行模拟测试，以验证电路的功能和性能。
使用HDL对时序电路进行详细设计描述， 包括逻辑功能、输入输出接口和时序约
束等。
逻辑综合与优化
将HDL代码转换为具体的门级电路， 并进行优化，以满足性能、面积和功
耗等要求。
逻辑仿真与验证
利用HDL仿真工具对时序电路进行仿 真测试，验证设计的正确性和可靠性。
可编程逻辑器件开发
使用HDL在可编程逻辑器件（如 FPGA）上进行时序电路的开发和实 现。
详细描述
状态图是一种图形化表示时序电路状态转换的工具，通过状态图可以清晰地看出时序电 路的状态转换过程和状态转换条件。在状态图中，每个节点表示一个状态，箭头表示状 态转换的方向和条件。通过分析状态图，可以得出时序电路的次态方程和输出方程，进
而理解时序电路的工作原理。
状态转换表分析法
总结词
通过状态转换表可以系统地列出时序电路的所有可能的状态转换情况，是分析时序电路的另一种重要方法。
通过测试和验证手段，发现时序电路中存在的故障和问题。
故障定位
确定故障发生的位置和原因，以便进行针对性的修复。
故障排除
根据故障定位结果，采取适当的措施排除故障，恢复时序电路的正常工作。
预防性维护
通过定期检查和维护，预防时序电路出现故障，提高系统的可靠性和稳定性。
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06
时序电路的测试与验证
测试方法
静态测试
通过输入一组已知的测试向量，观察输出结果是否符合预期，以检测 时序电路的功能性。
动态测试
模拟实际工作时序电路的行为，通过输入激励信号，观察输出响应是 否符合预期。
边界测试
针对电路的输入和输出边界进行测试，以确保电路在极限条件下的正 常工作。
仿真测试
利用仿真软件对时序电路进行模拟测试，以验证电路的功能和性能。
使用HDL对时序电路进行详细设计描述， 包括逻辑功能、输入输出接口和时序约
束等。
逻辑综合与优化
将HDL代码转换为具体的门级电路， 并进行优化，以满足性能、面积和功
耗等要求。
逻辑仿真与验证
利用HDL仿真工具对时序电路进行仿 真测试，验证设计的正确性和可靠性。
可编程逻辑器件开发
使用HDL在可编程逻辑器件（如 FPGA）上进行时序电路的开发和实 现。
详细描述
状态图是一种图形化表示时序电路状态转换的工具，通过状态图可以清晰地看出时序电 路的状态转换过程和状态转换条件。在状态图中，每个节点表示一个状态，箭头表示状 态转换的方向和条件。通过分析状态图，可以得出时序电路的次态方程和输出方程，进
而理解时序电路的工作原理。
状态转换表分析法
总结词
通过状态转换表可以系统地列出时序电路的所有可能的状态转换情况，是分析时序电路的另一种重要方法。
数字电路时序电路.ppt
1. 基本 R－S 触发器
正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
SD 两输入端
RD
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触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
2.逻辑功能
（1）D = 1
& G1
当C = 0时
SD
10
触发器状态不变
& G3
当C = 1时
11
封锁
触发器置“1”
& G5
在C = 1期间，触发器保持“1”不变
0Q
& G2
1 RD
封锁
& G4
0
1 0
C
& G6
1
D
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结论：
C上升沿前接收信号， 上降沿时触发器翻转， （ 其Q的状态与D状 态一致；但Q的状态 总比D的状态变化晚 一步，即Qn+1 =Dn； 上升沿后输入 D不再 起作用，触发器状态 保持。 即(不会空翻)
Q0
0
1
Q
Q
F从
SCR
SD 0 C 1 RD 10
Q
Q
F主 S0 C 1R
1
0 0 10 1 1
J
1
CK
0
0
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(3)J=1，K=0 设触发器原 态为“0”态
翻转为“1”态 设触发器原 态为“1”态
正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
SD 两输入端
RD
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触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
2.逻辑功能
（1）D = 1
& G1
当C = 0时
SD
10
触发器状态不变
& G3
当C = 1时
11
封锁
触发器置“1”
& G5
在C = 1期间，触发器保持“1”不变
0Q
& G2
1 RD
封锁
& G4
0
1 0
C
& G6
1
D
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结论：
C上升沿前接收信号， 上降沿时触发器翻转， （ 其Q的状态与D状 态一致；但Q的状态 总比D的状态变化晚 一步，即Qn+1 =Dn； 上升沿后输入 D不再 起作用，触发器状态 保持。 即(不会空翻)
Q0
0
1
Q
Q
F从
SCR
SD 0 C 1 RD 10
Q
Q
F主 S0 C 1R
1
0 0 10 1 1
J
1
CK
0
0
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(3)J=1，K=0 设触发器原 态为“0”态
翻转为“1”态 设触发器原 态为“1”态
数字逻辑电路教程PPT第5章时序逻辑电路
示意图、功能表
74161功能表
74161符号
波形图
012 34 56 7
VCC QCC Q0 Q1 Q2 Q3 T LD 16 15 14 13 12 11 10 9
74LS161
1 2 34 56 7 8
Cr CP D0 D1 D2 D3 P GND
T4161(74LS161)的外引脚图
例5-5 试用74161构成八位二进制加法计数 器。
状态表 状态图
驱动方程 特性方程
状态方程
CP触发沿 时序图
概括逻辑功能
[例5-1]试分析图5-2所示时序电路的逻 辑功能。
⑴根据图5-2所示逻辑图写出的驱动方程为： 写出的输出方程为：
⑵将上式代入JK触发器的特性方程 ⑶求得状态方程：
求状态转换表和状态转换图，画波形图。 设电路的初始状态
代入状态方程和输出方程得
若无效状态在CP作用下不能进入有效循环，则表明电路 不能自启动。
[例5-2]试分析图5-5所示时序电路的逻辑功能。
图5-5
解：⑴根据图5-5写出的驱动方程如下：
图5-5
状态方程、输出方程如下：
⑵列状态转换表(表5-2)，画出状态转换图(图5-6)
3、确定逻辑功能：X=0，回 到00状态，且F=0；只有连续 输入四个或四个以上个1时， 才使F=1否则F=0。故该电路 称作1111序列检测器。
预置数与CP同步，清零与CP异步。
Q1
Q2
Q3
Q4
Qcc
T Q Cr LD CP
寄存器
➢ 在数字系统和计算机中，经常要把一些数据信 息暂时存放起来，等待处理。
➢ 寄存器就是能暂时寄存数码的逻辑器件。 ➢ 寄存器内部的记忆单元是触发器。 ➢ 一个触发器可以存储一位二进制数，N个触发
时序课件数字电路
异步 置9端
异步置 0端
等效为这样
二—五—十进37 制计数器
（三） 任意进制计数器的构成方法
——如何用MSI计数器构成任意进制计数器。 设已知MSI计数器的模为N,要构成的任意进制计数器的模为M。
方法：1.用门（一般为与非门）译出对应状态S1; 有的器件 LD 端 2.再清零或置数——具体操作分三种情况： 是异步工作的
CP3=Q0 C=Q3Q0
35
第三步：状态表 第四步：状态图
CP
Q3 Q2 Q1 Q0 CP3 CP2 CP1 CP0
36
•74LS290 简介 置9 端：S9 1·S9 2 = 1时，状态置为1001 (9). 置0 端：S0 1·S0 2 = 1时，状态置为0000 (0).
时钟由CP1输入时，为五进制计数器。 时钟由CP0输入时，将Q0与CP1相连，为十进制计数器。
11
下面分析CC4076的功能：
12
功能表：
ENA +
ENB
RD cp
LDA +
Q0
LDB
1
× × ×高 阻
0 0 ×× 0
清零
01
1 D0 置数
01
0 Q0 保持
13
（二）移位寄存器(Shift register)
功能：存储的代码能够在移位脉冲的作用下依次左移或右移。
应用：数据的串行—并行转换、数值运算以及数据处理等。 构成：各种主—从结构、边沿结构的触发器。以D触发器最方便。
•若包含状态1001，则C端有 进位输出；
•若欲译状态1001，则在C端
接非门即可，且当置数为D时，
恰好跳过D个状态。
39
3.异步置零法——
异步置 0端
等效为这样
二—五—十进37 制计数器
（三） 任意进制计数器的构成方法
——如何用MSI计数器构成任意进制计数器。 设已知MSI计数器的模为N,要构成的任意进制计数器的模为M。
方法：1.用门（一般为与非门）译出对应状态S1; 有的器件 LD 端 2.再清零或置数——具体操作分三种情况： 是异步工作的
CP3=Q0 C=Q3Q0
35
第三步：状态表 第四步：状态图
CP
Q3 Q2 Q1 Q0 CP3 CP2 CP1 CP0
36
•74LS290 简介 置9 端：S9 1·S9 2 = 1时，状态置为1001 (9). 置0 端：S0 1·S0 2 = 1时，状态置为0000 (0).
时钟由CP1输入时，为五进制计数器。 时钟由CP0输入时，将Q0与CP1相连，为十进制计数器。
11
下面分析CC4076的功能：
12
功能表：
ENA +
ENB
RD cp
LDA +
Q0
LDB
1
× × ×高 阻
0 0 ×× 0
清零
01
1 D0 置数
01
0 Q0 保持
13
（二）移位寄存器(Shift register)
功能：存储的代码能够在移位脉冲的作用下依次左移或右移。
应用：数据的串行—并行转换、数值运算以及数据处理等。 构成：各种主—从结构、边沿结构的触发器。以D触发器最方便。
•若包含状态1001，则C端有 进位输出；
•若欲译状态1001，则在C端
接非门即可，且当置数为D时，
恰好跳过D个状态。
39
3.异步置零法——
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T 0 0 1 1
Qn 0 1 0 1
Q 0 1 1 0
n+1
RD 保持 反相
S 1J C1 1K R
Q Q
3、将D 触发器转换为 T ' 触发器 、
符号： 符号： 它的逻辑功能是每来一个 脉冲，翻转一次， 脉冲，翻转一次，触发器 具有计数逻辑功能， 具有计数逻辑功能，即 n
Q
n +1
=Q
1D CP C1
计数 脉冲数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
二进制数 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
保持 置1 置0 反相 (计数) 计数)
D
维持阻塞D触发器 维持阻塞 触发器
翻转， 上升沿到来时的 在CP的上升沿翻转，翻转的状态仅仅取决于 上升沿到来时的 的上升沿翻转 翻转的状态仅仅取决于CP上升沿 输入状态，而和这之前输入 的变化无关 的变化无关。 输入状态，而和这之前输入D的变化无关。
G5 &
数码各位从各对应位输入端 同时输入到寄存器中 数码从一个输入端逐位输入 到寄存器中。 到寄存器中。
并 行 输 出 Q1 Q2 Q3
串行 输入
DI
FF0 1D C1
Q0
FF1 1D C1
FF2 1D C1
FF3 1D C1
移位 CP 脉冲
并 行 输 出
串行 D I 输入 移位 CP 脉冲 FF0 1D C1 Q0 FF1 1D C1 Q1 FF2 1D C1 Q2 FF3 1D C1 Q3
G3
&
SD G1 & Q
D
& G6
& G4 RD CP
& G2
Q
D 0 0 1 1
Qn 0 1 0 1
Q n+1 0 0 1 1
Qn+1=D
1、 将JK 触发器转换为D触发器 、 触发器转换为
D
1
SD
CP
RD
S 1J C1 1K R
Q Q
2、将JK 触发器转换为 触发器 、 触发器转换为T
T
SD
CP
21.2.2 移位寄存器
不仅有存放数码而且可以在时钟信号 不仅有存放数码而且可以在时钟信号 存放数码而且可以在 作用下具有移位的功能。 作用下具有移位的功能。 移位的功能
所谓移位，就是每当来一个移位正脉冲 时钟脉冲 时钟脉冲)， 所谓移位，就是每当来一个移位正脉冲(时钟脉冲 ，触发器的状 移位 态便向右或向左移一位， 态便向右或向左移一位，也就是指寄存的数码可以在移位脉冲 的控制下依次进行移位。 的控制下依次进行移位。
十进制数
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
异步二进制 加法计数器 要实现表加 法计数， 法计数，必 须用四个双 须用四个双 四个 稳态触发器
同步二进制 计数器
1、异步二进制加法计数器 异步二进制加法计数器 Q0
CP J
FF0
Q1
J
FF1
Q2
J
FF1
Q3
J
0 0 0 1
2 0 1
4 0 1
6 0 1
8 0
0
0
1
1
0
0
1
1
0
0
0
1
1
1
1
0
三位异步二进制加法计数器
（B） ） Q2
Q
Q1
Q
FF2
Q0
Q
FF1
CP
D
CP Q
D
Q
Q
FF0
CP
D
CP Q0 Q1 Q2
0 1 0 1 0 1
2 0 1
4 0 1
6 0 1
8 0
1
0
0
1
1
0
0
1
1
1
0
0
0
0
三位异步二进制减法计数器
FF1
Q
Q
Q
计 数 脉 冲
K
QKΒιβλιοθήκη QKQK
RD 每来一个计数脉冲，最低位触发器翻转一次； 每来一个计数脉冲，最低位触发器翻转一次；而高位触发器 是在相邻的低位触发器从1变为 进位时翻转。因此，可用四 是在相邻的低位触发器从 变为0进位时翻转。因此， 变为 进位时翻转 个主从型JK触发器来组成四位异步二进制加法计数器 触发器来组成四位异步二进制加法计数器。 个主从型 触发器来组成四位异步二进制加法计数器。
采用D触发器可以完成此功能。 采用 触发器可以完成此功能。 触发器可以完成此功能
D CP D C1
Q Qn+1=D Q RD
D 0 0 1 1
Qn 0 1 0 1
Q n+1 0 0 1 1
四位 数码寄存器 Q3
▽ EN 1 ▽ EN 1
并行输出 Q2
▽ EN 1
Q1
▽
Q0
EN 1
OE Q
Q
FF3
1D
由于CP同时加到各位触发器的CP端 由于 同时加到各位触发器的 端，它们的状态变换 同时加到各位触发器的 脉冲同步，这是“同步”名称的由来，并与“异步” 和计数 脉冲同步，这是“同步”名称的由来，并与“异步” 相区别。同步计数器的计数速度较异步为快。 相区别。同步计数器的计数速度较异步为快。
在上述的四位二进制加法计数器中， 在上述的四位二进制加法计数器中，当输入第十六 个计数脉冲时， 起始状态0000。如果还有 个计数脉冲时，又将返回 起始状态 。 第五位触发器的话，这时应是 第五位触发器的话，这时应是10000，即十进制数 。 ，即十进制数16。 但是现在只有四位，这个数就记录不下来， 但是现在只有四位，这个数就记录不下来，这称为 计数器的溢出。因此，四位二进制加法计数器， 计数器的溢出。因此，四位二进制加法计数器，能 溢出 记的最大十进制数为2 ＝ 。 位二进制加法计数 记的最大十进制数为 4-1＝15。n位二进制加法计数 器，能记的最大十进制数为2n-1。
串 行 输 出
如果再经过四个脉冲， 逐位从Q 如果再经过四个脉冲，则1011逐位从 3端串行输出 逐位从
21.3 计数器
分类 结构复杂， 同步计数器 : 结构复杂，速度快
按动作特点分 异步计数器: 结构简单， 异步计数器 结构简单，速度慢 加法计数器 按计数规律分 减法计数器 加减计数器 二进制计数器 按计数值编码方式分 二—十进制计数器 十进制计数器 循环码计数器
因为状态变换有先有后， 因为状态变换有先有后，
计 数 脉 冲
Q0
CP J
FF0
Q1
J
FF1
Q2
J
FF1
Q3
J
FF1
Q
Q
Q
K
Q
K
Q
K
Q
K
RD CP Q0 Q1 Q2 Q3
1 0 1 0 3 1 0 5 1 0 7 1 0
0
0
1
1
0
0
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
1
分析比较图示两个逻辑电路的逻辑功能
Q2 （A） ）
Q
Q1
Q
FF2
Q0
Q
FF1
CP Q
D
CP Q
D
Q
FF0
CP
D
（B） ） Q2
Q
三位异步二进制加法计数器 Q1 Q0
Q
FF2
Q
FF1
CP Q
D
CP Q
D
Q
FF0
CP
D
三位异步二进制减法计数器
Q2 （A） ）
Q
Q1
Q
FF2
Q0
Q
FF1
CP
D
CP
D
Q
Q
FF0
Q
D
CP
CP Q0 Q1 Q2
2、同步二进制计数器 、 Q0 Q1 Q2 Q3
J
FF0
Q
J
FF1
Q
Q
J
FF2
J
FF3
Q
K
Q
K
Q
K
Q
K
Q
CP RD (1)第一位触发器 0，每来一个计数脉冲就翻转一次，故J＝K＝1 第一位触发器FF 每来一个计数脉冲就翻转一次， ＝ ＝ 第一位触发器 (2)第二位触发器 1，Q0＝1时再来一个脉冲才翻转，故J＝K＝Q0 第二位触发器FF 时再来一个脉冲才翻转， 第二位触发器 时再来一个脉冲才翻转 ＝ ＝ (3)第三位 2，Q1=Q0＝1时再来一个脉冲才翻转，故J＝K＝Q1Q0 第三位FF 时再来一个脉冲才翻转， ＝ ＝ 第三位 时再来一个脉冲才翻转 (4)FF3，Q2=Q1=Q0＝1时再来一个脉冲才翻转，故J＝K＝Q2Q1Q0 时再来一个脉冲才翻转， ＝ ＝ 时再来一个脉冲才翻转
工作状态 直接置零 同步置数 加法计数 保持 保持
21.3.2十进制计数器 十进制计数器 Q0
FF0
1、同步十进制计数器 、 Q1
21.3.1 二进制计数器
二进制只有0和 两个数码 所谓二进制加法，就是“ 两个数码。 二进制只有 和1两个数码。所谓二进制加法，就是“逢二 进一” 进一”，即0+ 1＝1，1+1=10，使高位加 。 ＝ ， ，使高位加1。 由于双稳态触发器有1和 两个状态 所以一个触发器可以表示 两个状态， 一个触发器 由于双稳态触发器有 和0两个状态，所以一个触发器可以表示 一位二进 制数。如果要表示n位二进制数 就得用n个触发器 位二进制数， 个触发器。 一位二进 制数。如果要表示 位二进制数，就得用 个触发器。 四位二进制加法计数器的状态表(表 四位二进制加法计数器的状态表 表21.3.1)