中规模同步加法计数器
数字电子技术复习题及参考答案
数字电子技术复习题及参考答案一、单选题1、以下式子中不正确的是（）A.1AAB.AAAC.ABABD.1A12、在数字电路中，稳态时三极管一般工作在()状态。
在图示电路中，若ui0，则三极管T(),此时uo=()A．放大，截止，5VB．开关，截止，3.7VC．开关，饱和，0.3VD．开关，截止，5V3、N个变量可以构成（）个最小项。
A.NB.2NC、2ND、2N-14、图中电路为TTL门电路，为了使输出等于，选择正确答案（）。
A．正确，错误，错误B．正确，错误，正确C．正确，正确，正确D．正确，正确，错误5、TTL门电路输入端悬空时，应视为（）；(高电平，低电平，不定）。
此时如用万用表测量其电压，读数约为（）（3.5V，0V，1.4V）。
A．不定B．高电平，3.5VC．低电平，0VD．高电平，1.4V6、一个64选1的数据选择器有（）个选择控制信号输入端。
A．6B．16C．32D．647、设计计数器时应选用（）。
A．锁存器B．边沿触发器C．同步触发器D．施密特触发器8、欲将频率为f的正弦波转换成为同频率的矩形脉冲，应选用（）。
A．多谐振荡器B．施密特触发器C．单稳态触发器D．T'触发器9、一片64k某8存储容量的只读存储器（ROM），有（）。
A.64条地址线和8条数据线B.64条地址线和16条数据线C.16条地址线和8条数据线D.16条地址线和16条数据线10、ROM必须在工作（）存入数据，断电（）数据；RAM可以在工作中（）读写数据，断电（）数据。
A.中，不丢失；随时，将丢失B.前，不丢失；随时，将丢失C.前，不丢失；随时，不丢失D.前，丢失；随时，将丢失11、若逻辑表达式FAB,则下列表达式中与F相同的是()A.FABB.FABC.FABD.不确定12、下列电路中，不属于组合电路的是：（）A.数字比较器；B.寄存器；C.译码器；D.全加器；13、不能用来描述组合逻辑电路的是：（）A.真值表；B.卡诺图；C.逻辑图：D.驱动方程；14、利用中规模集成计数器构成任意进制计数器的方法有()A.复位法B.预置数法C.级联复位法D.以上都不是15、施密特“非”门和普通“非”门电路的阈值电压分别是（）个。
SMI计数器的应用设计
SMI计数器的应用设计余 莉 朱利洋（丽水学院工学院 浙江 丽水 323000）摘 要： 通过对比分析汇总若干常用的中规模集成（SMI）计数器，并通过实例得出灵活设计任意进制计数器的方法。
关键词： SMI任意进制计数器；清零置数级联；设计中图分类号：TP29 文献标识码：A 文章编号：1671－7597（2012）1110054－02制计数器，若k>1，采用先级联后反馈的方式实现M 进制，具体0 引言做法是：先将这K 片连接成，然后采用整体反馈法实现M 进制计计数器是最常用的时序逻辑电路，在数字电子技术课程中k 数器。
主要思想是：在N 进制计数的过程中，设法使之跳越-占有非常重要的地位。
集成计数器的灵活应用是计数器部分的M 个状态，就可以得到M 进制的计数器。
教学目标。
目前大多数的教材中都会花大量篇幅介绍大量的电 2.1 确定芯片数目k路和集成芯片，学生学习起来难以快速掌握。
本文汇总各种常见的SMI 计数器，对比分析总结各种计数器的功能区别，并通过设计实例得到快速、灵活掌握任意进制计数器的实现方法。
1 常见SMI计数器计数器的种类非常繁多。
按计数器中的各个触发器是否同时翻转分为同步计数器和异步计数器。
按计数过程中数值的增减可分为加法计数器、减法计数器和可逆计数器。
按计数容量可分为十进制计数器，十六进制计数器，任意进制计数器。
74系列SMI 同步计数器是目前集成计数器的主流产品。
常见的SMI 同步计数器型号有160/161/162/163/190/191/192/193。
其中，160/161/162/163是同步加法计数器，同步可逆（加/减）计数器型号是190/191/192/193。
常见的SMI 异步计数器有74LS290/293等。
161/163/191/193/293等型号是奇数的为四位二进制计数器，也称十六进制计数器，160/162/190/192/290等型号是偶数的为十进制计数器。
74LS161和74LS290集成计数器功能说明
74LS161和74LS290集成计数器功能说明1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。
目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。
图8.51所示是它的逻辑符号和引脚排列图。
图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。
表8.13为74LS161的功能表。
R=0时，输出端清0，与CP无关。
①异步清0 当dR=1，当LD=0时，在输入端D3D2D1D0预置某个数据，则在CP脉②同步并行预置数d冲上升沿的作用下，就将输入端的数据置入计数器。
R=1，当=1时，只要EP和ET中有一个为低电平，计数器就处于保持状态。
③保持d在保持状态下，CP不起作用。
R=1，LD=1，EP=ET=1时，电路为四位二进制加法计数器。
当计到1111时，④计数d进位输出端C送出进位信号（高电平有效），即C=1。
（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。
（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。
它兼有二进制、五进制和十进制三种计数功能。
当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表8.14是它的功能表。
95481213131011CP 0CP 1Q 0Q 1Q 3Q 2R O(1)R O(2)S 9(1)S 9(2)图8.52 74LS290的逻辑结构图由表可知，74LS290具有如下功能：①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
计数器的原理
计数器的原理文档编制序号：[KKIDT-LLE0828-LLETD298-POI08]计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
多用时间控制器的设计
沈阳航空航天大学课程设计任务书课程名称数字逻辑课程设计课程设计题目多用时间控制器的设计课程设计的内容及要求：一、设计说明与技术指标设计一个多用时间控制器，技术指标如下：1.走时精度，每日误差小于等于1秒。
2.启动控制时间误差不超过1分钟。
3.控制时间可以任意设置（如响铃时间6秒，音乐声30秒，电饭锅30分等等）。
二、设计要求1．在选择器件时，应考虑成本。
2．根据技术指标，通过分析计算确定电路和元器件参数。
3．画出电路原理图（元器件标准化，电路图规范化）。
三、实验要求1．根据技术指标制定实验方案；验证所设计的电路，用软件仿真。
2．进行实验数据处理和分析。
四、推荐参考资料1.童诗白，华成英主编．模拟电子技术基础．[M]北京：高等教育出版社，2006年2.闫石主编，数字电子技术基础（第五版）．[M]北京：高等教育出版社，2006年五、按照要求撰写课程设计报告成绩评定表：指导教师签字：2016 年 6 月17 日一、概述数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
根据数字集成电路中包含的门电路或元、器件数量，可将数字集成电路分为小规模集成（SSI）电路、中规模集成MSI电路、大规模集成（LSI）电路、超大规模集成VLSI电路和特大规模集成（ULSI）电路。
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
应用的仿真工具Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真，通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。
三位数字显示计时定时器是用来计时定时报警的，发射一个脉冲信号，经过74LS160D计数器来实现分秒的计时。
电气工程师-专业基础(供配电)-数字电子技术-3.6时序逻辑电路
电气工程师-专业基础（供配电）-数字电子技术-3.6时序逻辑电路[单选题]1.采用中规模加法计数器74LS161构成的计数器电路如图3-6-1所示，该电路的进制为()。
[2017年真（江南博哥）题]图3-6-1A.十一进制B.十二进制C.八进制D.七进制正确答案：B参考解析：74LS161为集成计数器，利用其异步清零功能（即CR＝0时置零）实现十二进制计数功能，主循环过程如图3-6-2所示。
图3-6-2由图3-6-2可知，74LS161从0000状态（置零状态）开始计数，当输入第12个CP脉冲（上升沿）时，输出Q D Q C Q B Q A＝1100，，此时异步清零低电平动作，计数器返回0000状态重新开始计数，因此为十二位进制计数器。
[单选题]2.如图3-6-3所示异步时序电路，该电路的逻辑功能为()。
[2018年真题]图3-6-3A.八进制加法计数器B.八进制减法计数器C.五进制加法计数器D.五进制减法计数器正确答案：C参考解析：JK触发器的特征方程为：可知：故可列真值表如表3-6-1。
由真值表可知，此电路完成了5种状态的循环转换，为五进制加法计数器。
表3-6-1[单选题]3.图3-6-4所示电路中，对于A、B、和D的波形，触发器FF0和FF1输出端Q0、Q1的波形是()。
[2018年真题]图3-6-4 A.B.C.D.正确答案：B参考解析：D触发器的特征方程为：Q n＋1＝D，则Q0np>＝D，由A脉冲的上升沿触发。
JK触发器的特征方程为：则由B脉冲的下降沿触发，即为B项。
[单选题]4.图示3-6-5电路的逻辑功能为()。
[2014年真题]图3-6-5A.异步8进制计数器B.异步7进制计数器C.异步6进制计数器D.异步5进制计数器正确答案：D参考解析：解题步骤如下：①分析电路组成。
该电路是由三个下降沿触发的JK触发器组成的电路。
由于触发器1的时钟信号为触发器0的输出，故为异步时序逻辑电路。
集成计数器功能描述及说明
集成计数器功能描述及说明一、计数器概述集成计数器具有功能完善、通用性强、功耗低、工作速度快、功能可扩展等许多优点，应用非常广泛。
目前用得最多、性能较好的是高速CMOS集成计数器，其次是TTL计数器。
由于定型产品的种类毕竟有限，就计数进制而言，在集成计数器中，只有二进制和十进制计数两大系列。
因此，学习集成计数器，必须掌握用已有的计数器芯片构成其它任意进制计数器的连接方法。
1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。
目前生产的同步计数器芯片分为二进制和十进制两种。
（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。
图8.51所示是它的逻辑符号和引脚排列图。
图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。
表8.13为74LS161的功能表。
R=0时，输出端清0，与CP无关。
①异步清0 当d②同步并行预置数 d R =1，当LD =0时，在输入端D 3D 2D 1D 0预置某个数据，则在CP 脉冲上升沿的作用下，就将输入端的数据置入计数器。
③保持 d R =1，当=1时，只要EP 和ET 中有一个为低电平，计数器就处于保持状态。
在保持状态下，CP 不起作用。
④计数 d R =1，LD =1，EP =ET =1时，电路为四位二进制加法计数器。
当计到1111时，进位输出端C 送出进位信号（高电平有效），即C =1。
（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。
2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。
（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。
数电实验报告：计数器及其应用-计数器应用实验报告
数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
实验七 中规模集成计数器的应用
实验七 中规模集成计数器的应用一、实验目的1．熟悉中规模集成电路计数器的功能及应用。
2．进一步熟悉数字逻辑实验箱中的译码显示功能。
二、实验原理计数器是一种中规模集成电路，其种类有很多。
如果按照触发器翻转的次序分类，可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N 进制计数器等多种。
常用计数器均有典型产品，不须自己设计，只要合理选用即可。
本实验选用四位二进制同步计数器74LS161做计数器，该计数器外加适当的反馈电路可以构成十六进制以内的任意进制计数器。
图1是它的逻辑符号，它除了具有二进制加法计数功能外，还具有预置数、清零、保持的功能。
图中LD 是预置数控制端，0D 、1D 、2D 、3D 是预置数据输入端，r C 是清零端，T CT 、P CT 是计数器使能控制端，0C 是进位信号输出端，它的主要功能有：（1）异步清零功能 若r C =0(输出低电平)，则输出0Q 1Q 2Q 3Q ＝0000，与其它输入信号无关，也不需要CP 脉冲的配合，所以称为“异步清零”。
（2）同步并行置数功能 在r C ＝1，且LD ＝0的条件下，当CP 上升沿到来后，触发器0Q 1Q 2Q 3Q 同时接收0D 1D 2D 3D 输入端的并行数据。
由于数据进入计数器需要CP 脉冲的作用，所以称为“同步置数”，由于4个触发器同时置入，又称为“并行”。
（3）保持功能 在r C ＝LD ＝1的条件下，T CT 、P CT 两个使能端只要有一个低电平，计数器将处于数据保持状态，与CP 及0D 1D 2D 3D 输入无关。
（4）计数功能 当r C ＝LD ＝T CT ＝P CT ＝1时，电路为四位二进制加法计数器。
在CP 脉冲作用下，电路按自然二进制递加，状态变化在0000～1111间循环。
74LS161的功能表详见表一所示。
数字电路技术实验之计数器
实验七计数器一、实验目的1. 熟悉中规模集成计数器的逻辑功能及使用方法。
2. 掌握用中规模集成计数器构成任意进制计数器的方法。
3. 学习用集成触发器构成计数器的方法。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可以用来对脉冲计数，还常用作数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器；如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等；按权码来分，则有“8421”码，“5421”码、余“3”码等计数器及可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1.十进制计数器74LS90（二、五分频）74LS90是模二-五-十异步计数器。
具有计数、清除、置9功能。
74LS90包含M=2和M=5两个独立的下降沿触发计数器，清除端和置9端两计数器公用，没有预置端。
模2计数器的时钟输入端为A(CP1)，输出端为Q A；模5计数器的时钟输入端为B(ＣP2)。
输出端由高位到低位为Q D、Q C、Q B；异步置9端为Ｓ91和Ｓ92，高电平有效。
即只要S91·S92=1，则输出Q D Q C Q B Q A为1001；异步清除端为R01和R02，当R01·R02＝１，且S91·S92＝０时，输出Q D Q C Q B Q A＝0000；只有R01·R02＝０，S91·S92=０，即两者全无效时，74LS90才能执行计数操作。
电气工程师-专业基础(发输变电)-数字电子技术-3.6时序逻辑电路
电气工程师-专业基础（发输变电）-数字电子技术-3.6时序逻辑电路[单选题]1.图3-6-1是一个集成74LS161集成计数器电路图，则该电路实现的逻辑功能是()。
[2018年真题]（江南博哥）图3-6-1A.十进制加计数器B.四进制加计数器C.八进制加计数器D.十六进制加计数器正确答案：C参考解析：加法计数器74LS161预置数端接地，无预置数。
根据输出端逻辑关系，即当Q3Q2Q1Q0＝（0111）2时，下个CP脉冲，电路重新置零。
从（0000）2到（0111）2需计数8次，因此该电路实现的逻辑功能是八进制计数器。
[单选题]2.采用中规模加法计数器74LS161构成的电路如图3-6-2所示，该电路构成几进制加法计数器()。
[2017年真题]图3-6-2表3-6-1 74LS161功能表A.九进制B.十进制C.十二进制D.十三进制正确答案：B参考解析：由表3-6-1得，加法计数器74LS161预置数为DCBA＝（0011）2，当Q D＝1，Q C＝1首次出现时，即输出为（1100）2重新进行预置数。
其它情况继续保持计数。
计数器的循环状态为：0011-0100-0101-0110-0111-1000-1001-1010-1011-1100-0011，因此，为十进制计数器。
[单选题]3.四位双向移位寄存器74194组成的电路如图3-6-3所示，74194的功能表如表3-6-2所示，该电路的状态转换图为()。
[2016年真题]图3-6-3图3-6-4表3-6-2A.图（a）B.图（b）C.图（c）D.图（d）正确答案：A参考解析：M1和CP的产生第一个脉冲时，M1＝CP＝1，电路处于置数状态，因此第一个数为1000。
脉冲过后，M1＝0，M0＝1，电路开始执行右移操作。
根据逻辑关系图以及电路图可看出：故其循环为1000、0100、0010、0001。
因此，状态转换图为图（a）。
[单选题]4.图3-6-5电路中波形的频率为()。
数字电子技术基础5、6练习
CMOS器件CC40161；TTL器件T1161、T4161及国外件 74LS161、 74LS163等都是同步4位二进制加法计数器，具有 同步预置数、清零和保持功能。其功能表如下：
输入
cp cr 1 1 1 0 LD 0 1 1 EP 0 1 Er 功能 置数 保持 计数 清零
o
o
o o
1
o
o
o
28 n位二进制加法计数器有（ B ）个状态，最大计数值是 （C ） A2
n-1
B2
n
C 2 -1
n
16 经过有限个CP，可由任意一个无效状态进入有效状态的计 数器是（A ）自启动的计数器。
A能 B 不能 C 不一定能
17 利用中规模集成计数器构成任意进制计数器的方法有 （ ABC ）。 A 复位法 B 预置数法 C 级联复位法
18 复位法是利用计数器芯片的（ A）构成任意进制计数器的 方法。
A 复位法 B 预置数法 C 进（借）位输出端
a)电源电压一样时，可以兼容；但TTL型不用的控制端可以悬空 为“1”；CMOS型的不用控制端不可以悬空，必须通过电阻接电 源为“1” b)只要电源电压一致可随意使用 c)电源电压不同也 可互换使用 5-13 按结构分双稳态触发器的类型有（ c ） a)基本ＲＳ，同步ＲＳ 包括 b)主从型，维持阻塞型等 c)前两者都
5-17 同一种导电类型和电路结构的触发器可否用不同的导电 类型和不同的结构来实现（ a ）
a)可以
b)不可以
5-18 同一种导电类型和电路结构的触发器可否做成不同的逻辑
( a)
a)可以
b)不可以
5-19 接成计数状态存在空翻问题的触发器是（ b）
a)D触发器
第三节 3. 计数器 (2)
Q0 Q1 Q2 Q3 QA QB QC QD 1 1 ET ET CP
Cr
Q4 Q5 Q6 Q7 QA QB QC QD ET ET CP
LD Cr
Q 8 Q 9 Q 10 Q 11 QA ET ET CP
Cr
QB QC QD CO
CO 74LS161 Ⅰ
A B C D
CO 74LS161 Ⅱ
A B C D LD
M =10 计 数 器 接 线 示 意 图
当 计 数 器 Q A Q B Q C Q D 计 到 1111 时 ， C O = 1
D 状态图： 数 上升沿到来置数 为 L 经非门→ =0 置 ，Q Q Q Q 置
D
CO=1，L =0，CP
A B C D
0 11 0
来 一 个 C P 计 数 器 加 1。 状 态 图 ：
0000→0001→0010→0011→0100
↑ ↓ 1001←1000←0111←0110←0101 74LS160除了作为十进制计数器使用外，也可以利用Cr端的 清0作用，构成10以内的任意进制计数器。
如下所示是用74LS160和一个与非门构成六进制计数器。
QA QB 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 QC 0 0 1 1 0 0 1 1 0 0 QD 0 1 0 1 0 1 0 1 0 1
QD & Cr
QC LD
QB ET
QA CP EP +5V
74LS160
用 74LS160 构 成 六 进 制 计 数 器
Cr 第六个脉冲到来后QAQBQCQD为0110（很短）， Q Q 0 ， 计数器清“0”，QAQBQCQD为0000，方法如同前面介绍的脉冲 反馈法。
中规模十进制计数器74LS192(或CC40192)
中规模十进制计数器74LS192(或CC40192)3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示:图14-4 74LS192的引脚排列及逻辑符号(a)引脚排列 (b) 逻辑符号图中:(LD)为置数端，为加计数端，为减计数端，(CO)为非同步进PLCPCPTCUDU 位输出端 (BO)为非同步借位输出端，P0(D)、P1、P2、P3为计数器输入端，(CR)MRTC0D为清除端，Q0、Q1、Q2、Q3为数据输出端。
计数器及其应用(设计性)一、实验目的1(学习集成触发器构成计数器的方法。
2(掌握中规模集成计数器的使用方法及功能侧试方法。
3(用集成电路计数器构成1,N分频器。
二、实验预习要求1(复习计数器电路工作原理。
2(预习中规模集成电路计数器74LS192的逻辑功能及使用方法。
3(复习实现任意进制计数的方法。
三、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数(计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。
计数器种类较多，按构成计数器中的多触发、器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器;根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器:根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
本实验主要研究中规模十进制计数器74LS192的功能及应用。
1. 74LS192的主要原理(1)74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及引脚排列如图4-1所示。
图4—1 74LS192逻辑符号及引脚排列图中:CPU—加计数端 CP一减计数端 /LD一置数端 CR一清零端 /CO一非同D 步进位输出端/BO一非同步借位输出端 D0、 D1、D2、 D3一数据输入端 Q0、Q1、Q2、Q3一数据输出端74LS192功能如下表4—1:(1)清零(CR)令CR=1，其它输入端状态为任意态，，记录Q3Q2Q1Q0的状态和译码显示的数值。
中规模计数器的应用
中规模计数器的应用
复位法
假如已有N进制计数器，要得到一个M进制计数器，只要NM，令N 进制计数器在计数过程中，计满M个状态后，跳过剩余N-M个状态，即可得到M进制计数器。
实现状态跳动的方法一般有两种：同步复位法、异步复位法（利用计数器的复位端实现）。
预置法
这种方法适用于有预置数功能的计数器。
置数法与置零法不同，它是通过给计数器重复置入某个数值来跳越M－N个状态，从而获得N 进制计数器。
对于同步预置数的计数器，在其计数过程中，可将它输出的任何一个状态译码，产生一个预置数掌握信号反馈至预置数掌握端，在下一个CP作用后，计数器就会把预置数输入端的状态置入输出端。
预置数掌握信号消逝后，计数器就从被置入的状态开头重新计数，即LD＝0的信号应从Si状态译出，待下一个CP信号到来时，才将要置入的数据置入计数器中，稳定的状态循环中包含有Si状态。
而对于异步预置数的计数器，只要= 0 信号一消失，马上会将数据置入计数器中，而不受CP信号的掌握，因此LD＝0信号应从Si＋1状态译出。
Si ＋1状态只在极短的瞬间消失，稳定的状态循环中不包含这个状态。
置数操作可在电路的任何一个状态下进行，详细方式又可分为置全0法、置最小值法、置最大值法。
利用中规模集成计数器设计任意进制计数器的几种方法
利用中规模集成计数器设计任意进制计数器的几种方法
赵守斌
【期刊名称】《淮北煤师院学报：自然科学版》
【年(卷),期】1996(017)004
【摘要】本文阐述了用ＭＳＩ计数器设计任意进制同步加法计数器的几种方法。
【总页数】3页(P93-95)
【作者】赵守斌
【作者单位】淮北煤炭师范学院
【正文语种】中文
【中图分类】TN332.12
【相关文献】
1.用集成计数器构成任意进制计数器 [J], 姚旻
2.用74160集成计数器构成任意进制计数器的电路设计 [J], 单嵛琼;单长吉
3.浅谈利用触发器的复位端设计计数器——将多位二进制计数器变成其它进制的计数器 [J], 阮长青
4.集成计数器实现任意进制计数器的方法 [J], 刘宝连
5.集成计数器构成任意进制计数器的方法 [J], 王敦惠
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0000 0001 0010 0011 0100 0101 0110 0111 1001 1010 1011 1100 0000
十三进制计数器
23.4.2.1 2-5分频异步加法计数器74LS90简介
2分QA频
2 CPA
R0(1)
& CTR
R0(2)
CT 0
S9(1) S9(2)
& Z3
CPA
十二进制计数器
23.3.2.2 预置数法改变计数进制
0
Rd LD
ET EP
CP
A B C D
CTRDIV16
CT 0
M1 M2
3CT 15 RCO
G3
G4
C5/2,3,4
1,5D (1) (2) (3) (4)
QA 1
QB
&
0
QC 1
QD
置零
反馈归零法实现13进制计数
状态转换表
QD QC QB QA
本节讨论中规模计数器
23.3 中规模同步加法计数器 23.4.2 集成异步计数器
23.3.1 2/10和2/16进制可预置同步加法计数器的逻辑功能
CTRDIV16
Rd
CT 0
LD
M1
M2
3CT 9
ET
G3
EP
G4
CP
C5/2,3,4
A
1,5D (1)
B
(2)
C
(3)
D
(4)
RCO
QA QB QC QD
DIV2
3CT 1
QA
CPB
DIV5 0
CT
QB QC
3CT 4
2
QD
74LS90逻辑符号图
QD QC QB
5
u
CPB
状态转换表
QD QC QB
000 001 0 五1进制0 011 100 000
状态转换表
QD QC QB QA
0000 0001 0010 0011 0100 0101 0110 0111 1001 0000
CP
C5/2,3,4
A
1,5D (1)
QA
B
(2)
QB
C
(3)
QC
CP
D
(4)
QD
A
1,5D (1)
QA
B
(2)
QB
C
(3)
QC
D
(4)
QD
（a）74LS161的逻辑符号（低位） (b) 74LS161的逻辑符号（高位）
同步计数器74LS161串行级联方法
23.3.2.1 反馈归零法改变计数进制
0
Rd LD
ET EP
CP
A B C D
CTRDIV16
CT 0
M1 M2
3CT 15 RCO
G3
G4
C5/2,3,4
1,5D (1) (2) (3) (4)
QA 1
QB
&
0
QC
QD
1
清零
反馈归零法实现12进制计数
状态转换表
QD QC QB QA
0000 0001 0010 0011 0100 0101 0110 0111 1001 1010 1011 01 01 00 00
表23-5 CT74LS160/161 功能表
输
入
输
出
CP CR LD EP ET A B C D QA QB QC QD L LLLL
HL ABCD ABCD
HHL
保持
HH L
保持
HHHH
计数
HL LLLL LLLL
12
7
14
8
74LS161状态转换图
23.3.1.4 计数器的进位使能与计数器的级联
CTRDIV16
Rd
5CT 0
CTRDIV16
Rd
5CT 0
LD
ET EP
M1 M2 G3 G4
3CT 15
RCO
LD
16×16=256进E制T
M1 M2 G3
EP
G4
3CT 15
RCO
CP
C5/2,3,4
图23-ቤተ መጻሕፍቲ ባይዱ-1 74LS160的逻辑符号
74LS160状态转换图
1 Rd 1 LD
1
1 ET
EP
CP
× × × ×
A B C D
CTRDIV16
5CT 0
M1
M2
3CT 15
G3
G4
C5/2,3,4
1,5D (1) (2) (3) (4)
RCO
0
计数
QA QB
15
QC
QD
图23-3-1 74LS161的逻辑符号
清零 置数 置零
图23-3-1 74LS160的逻辑符号
74LS160、 74LS161的计数功能
CTRDIV16
1 Rd
CT 0
1 LD
M1
1
1
ET EP
CP
M2
3CT 9
G3
G4
C5/2,3,4
RCO
计数
0
1
2
3
4
×A
1,5D (1)
QA
×B
(2)
QB
×C
(3)
QC
×D
(4)
QD
9 87 6 5