第3章 时序逻辑基础(新)

• Q＝1表示触发器处于 1状态，Q＝0表示触发 器处于0状态。 • 使Q＝1的操作称为置 位(Set) 或置1 。
• 使Q＝0的操作称为复 位(Reset) 或清0 (Clear) 。
第3章 时序逻辑基础 12
真值表（功能表）、工作波形
第3章 时序逻辑基础
13
基本SR触发器的应用—微机复位
•手动复位 •加电复位 •消抖动
第3章 时序逻辑基础
重 点
Hale Waihona Puke Baidu
2
3.1 时序逻辑概述
一、时序逻辑电路的一般结构
1 外部 输入 X k
X
Z1
组合电路
Zm
外部 输出
内部输入
（状态）
Q1
Qr
存储电路
Wr
W1 内部输出
（激励）
现态：当前的状态 次态：下一个状态
图3-1 时序逻辑电路的一般结构
第3章 时序逻辑基础 3
二、时序逻辑电路的描述方法 1、方程组描述法
输入X 现态 次态 1 0 1 1 0 1 1 0 1 1 S0 S1 S0 S1 S2 S3 S1 S2 S3 S1 S1 S0 S1 S2 S3 S1 S2 S3 S1 S2
输出Z 0 0 0 0 0 1 0 0 1 0
状态序列： S1 S0 S1 S2 S3 S1 S2 S3 S1 S2 输出序列： 0 0 0 0 0 1 0 0 1 0
第3章 时序逻辑基础
9
两种电路的比较
输出复杂 状态少
输出简单 状态多
第3章 时序逻辑基础 10
3.2 触发器(Flip-Flop)
• 功能： 存储二进制数 • 工作特点： 不触不发，一触即发。 • 种类： SR、D、T、JK
第3章 时序逻辑基础 11
一、SR触发器
1、基本SR触发器
• Q、Q：互补输出。
11进制计数器，11-1=(10)10=(1010)2
思考
13进制？
S3 R2 S1 R0
第3章 时序逻辑基础 30
设计举例
例3-3 用D触发器构成5进制异 步减法计数器，并画出状态图。
解： M=5，M-1=4。
首先构成8进制减法计数器， 然后遇7置4。
第3章 时序逻辑基础 31
电路与全状态图
第3章 时序逻辑基础
第3章 时序逻辑基础 4
2、状态表描述法
3、状态图描述法
Si
现态 输入/输出 Xn/Zn
Sj
次态
第3章 时序逻辑基础 5
状态分析举例
例3-1 某时序逻辑电路的状态图如图3-4 所示。假定电路现在处于状态S0，试确定电 路输入序列为X=1011011011时的状态序列和 输出序列。 时刻 0 1 2 3 4 5 6 7 8 9
J 0 n = Q2 n Q1 n K 0n = 1 CP0 = CLK
Q0 Q1(CP2) Q2
111 Q2Q1Q0 011
CP1
110
101
100
图3-19
例3-4电路工作波形及全状态图
第3章 时序逻辑基础 34
模值：7（加法计数）
2、MSI异步计数器--7493
型号 7490 74290 74490 74176 74177 7493
1、集成触发器的功能描述
第3章 时序逻辑基础
18
D触发器的工作波形与脉冲特性
tset 建立时间 几十nS th 保持时间 几nS tpd 延迟时间 几十nS
第3章 时序逻辑基础 19
JK触发器
第3章 时序逻辑基础
20
JK触发器的工作波形
第3章 时序逻辑基础
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T触发器和T’触发器（概念触发器）
Q 3 Q 1Q 0
第3章 时序逻辑基础
思考
13进制？
29
任意进制异步计数器构造步骤
③ 如果是减法计数器，则遇全1状态异步置 M-1 ， 使计数器跳过后面的 2n-M 个状态。 连接方法:将M-1表示为n位二进制数，将其中为 1的触发器的S端及为0的触发器的R端连到与非 门的输出端，各个触发器的Q端作为该与非门的 输入，电路即构造完毕。
第3章 时序逻辑基础
22
2、异步置位端S和异步复位端R
第3章 时序逻辑基础
23
3、触发器逻辑功能的转换
转换原理：转换前后次态相等 转换关系：
JKD：J=D，K=D JK T：J=K=T D JK：D=JQ+KQ D T： D=Q T
证明JKD： Qn+1=JnQn+KnQn
=Dn=Dn(Qn+Qn)
2n进制同步计数器的连接规律
Q0激励 连接为T′ 触发器 T0=1，J0=K0=1 其它触发器Qi激励 (i=1~n-1) Ti=Ji=Ki=Q0Q1…Qi-2Qi-1 Ti=Ji=Ki=Q0Q1…Qi-2Qi-1
触发时钟CPi (i=0~n-1) 全部连接CP CPi=CP
第3章 时序逻辑基础
41
三、时序逻辑电路的一般分类
2、按照输出变量的依从关系分类
• 米里（Mealy）型电路
输出与输入直接相关 输出是状态和输入的函数
• 摩尔（Moore）型电路
输出与输入无直接关系 输出仅是状态的函数
第3章 时序逻辑基础 8
摩尔型电路的状态表和状态图
• 状态表中，输出Z单列给出。 • 状态图中，输出Z与状态名同处状态圈内， 输入值标于箭头旁。
• 输出方程组
Zin = Fi(X1n,...,Xkn；Q1n,...,Qrn) i=1,…,m
• 激励方程组
Wjn = Gj(X1n,...,Xkn；Q1n,...,Qrn) j=1,…,r；
• 次态方程组
Qjn+1 = Hj(Qjn；Wjn)
n --现在时刻tn
j=1,…,r；
n+1--下一个时刻tn+1
35
(1) 7493的功能描述
第3章 时序逻辑基础
36
（2） 7493的使用方法
• 只使用QA： 2进制计数器 • 只使用QDQCQB： 8进制计数器 • 将它们级联使用：16进制计数器 • 利用异步清0端： 可构成任意进制计数器
第3章 时序逻辑基础
37
例 用7493构成10进制计数器
CLK QA R01 R02 QD QC QB QA 7493 CPB CPA CLK (a) QB QC 毛刺
第3章 时序逻辑基础 25
一、异步计数器
1、异步计数器的电路结构
（1） 2n进制异步计数器的连接规律
第3章 时序逻辑基础
26
行波计数器举例
第3章 时序逻辑基础
27
（2）任意进制异步计数器
在行波计数器基础上，采用 异步清0-置1法修改进制
步骤
① 首先按照前述方法构造一个满足 2n-1＜M＜2n的2n进制异步加法或减 法计数器，其中M为待设计计数器 的进制数或模数。
同步
同步 异步 异步 异步 异步 同步
同步
同步
上升沿
上升沿 上升沿 上升沿
常规
常规 常规 常规 常规 常规 三态输出
异步 异步 异步/同步
上升沿 上升沿 上升沿
同步
模16,2进制
单CP,可逆
同步
异步/同步
上升沿
三态输出
第3章 时序逻辑基础
第3章 时序逻辑基础
14
2、时钟同步SR触发器
G1、G2：基本SR触发器 G3、G4：导引电路 C： 控制关联符
SR：决定触发器的次态状态 CP：决定状态转换时刻
第3章 时序逻辑基础 15
特征方程与工作波形
•特征方程：
状态方程、次态方程
Qn+1 = Sn+RnQn 约束条件：SnRn = 0
第3章 时序逻辑基础 16
=DnQn+DnQn
因此：J=D，K=D
K
思考：JKT’
第3章 时序逻辑基础 24
3.3 计数器(Counter)
• 功能
累计收到的输入脉冲个数。
• 应用
计数、分频、定时 等。
• 种类
计数器 的进制 数也称 为模数
同步计数器、异步计数器 加法计数器、减法计数器、可逆计数器 2n进制计数器，非2n进制计数器
例：要设计11进制计数器 需先设计16进制计数器。
第3章 时序逻辑基础 28
任意进制异步计数器构造步骤
② 如果是加法计数器，则遇状态M异步清0， 使计数器跳过后面的 2n-M 个状态。 连接方法: 将M表示为n位二进制数，将其 中为1的触发器的Q端“与非”后接到各触 发器的异步清0端R上，电路即构造完毕。 此处的与非门称为反馈识别门。 11进制计数器，(11)10=(1011)2
QD
(b)
图3-21
7493构成的10进制计数器
(a)电路；(b)工作波形
第3章 时序逻辑基础 38
（3）7493的级联扩展
一般方法
• 先将每片7493接为16进制计数器 • 最低位芯片的CP端外接计数脉冲CLK， 各芯片的QD作为进位输出接相邻高位芯片 的CP端，级联构成16n进制计数器 • 遇状态M异步清0，构成M进制计数器 • 扩展时，应尽量利用R01、R02端，不加 或少加逻辑门。
二、集成触发器
• 触发结构： 采用防止空翻的触发结构
• 触发方式：边沿触发 和主-从触发
主-从触发：CP=1时，主触发器动作，从触发 器保持不变；CP=0时，主触发器保持不变， 并在CP下降沿将状态传至从触发器。 • 状态变化：只可能在CP上升沿或下降沿 • 种类：D触发器，JK触发器，T触发器
第3章 时序逻辑基础 17
第3章 时序逻辑基础 39
例3-5 用7493构成135进制计数器。
• 首先用两片7493构成162 =256进制计数器， 然后遇135清0。由于135=16×8+7，因此应 该在高位芯片为8、低位芯片为7时清0。
第3章 时序逻辑基础
40
二、同步计数器
1、2n进制同步计数器的结构
表3-7
计数方式 加法计数器 减法计数器
计数方式
模数、编码 2-5-10 2-5-10
双模10,8421码
计数规律 预置方式 加法 加法 异步(置9) 异步(置9)
复位方式
触发方式 输出方式
异步 异步 异步 异步 异步 异步
异步 异步 异步 异步 异步 异步
下降沿 下降沿 下降沿 下降沿 下降沿 下降沿
常规 常规 常规 常规 常规 常规
双CP,加法 异步(置9)
74162
74163 74190 74191 74192 74193 74568 74569
同步
同步 同步 同步 同步 同步 同步
模10,8421BCD码
模16,2进制 模10,8421BCD码 模16,2进制 模10,8421BCD码 模16,2进制 模16,2进制
加法
加法 单CP,可逆 单CP,可逆 双CP,可逆 双CP,可逆 单CP,可逆
例： 16进制同步加法计数器电路
Q3 & Q 2 & 1J CP2
1J C1 1K
Q1
1J C1 CP1
Q0
1J 1 C1 1K CP0 1 CLK
CP3
C1
1K Q2
1K Q1 Q0
Q3
图3-23 16进制同步加法计数器电路
第3章 时序逻辑基础
42
2、MSI同步计数器
型号 74160 74161 计数方式 同步 同步 模数、编码 模10,8421BCD码 模16,2进制 计数规律 加法 加法 预置方式 同步 同步 复位方式 异步 异步 触发方式 上升沿 上升沿 输出方式 常规 常规
J1 n = 1 K 1n = 1 第3章 时序逻辑基础 n CP1 = Q0n + Q2 Q1nCLK
特殊构造异步计数器的分析
J2 n = 1 K 2n = 1 CP2 = Q1n CLK(CP0)
000 001 010
J1 n = 1 K 1n = 1 CP1 = Q0n + Q2nQ1nCLK
2-5-10 2-8-16 2-8-16
加法 加法 加法
异步 异步
74293
CD4020 CD4024 CD4040
异步
异步 异步 异步
2-8-16
模214,二进制 模27,二进制 模212,二进制
加法
加法 加法 加法
异步
异步 异步 异步
下降沿
下降沿 下降沿 下降沿
常规
常规 常规 常规
第3章 时序逻辑基础
32
特殊构造异步计数器的分析
例3-4 分析图3-18所示异步计数器，画 出其工作波形和全状态图，并确定其模值。
&
Q2
1J C1
1
Q1
1J C1
1 &
&
Q0
1J C1 CLK 1
Q2
1K
1
Q1
1K
1
Q0
1K
图3-18
J2n = 1 K 2n = 1 CP2 = Q1n
例3-4电路
J 0 n = Q2 n Q1 n K0n = 1 33 CP0 = CLK
第3章 时序逻辑基础 6
三、时序逻辑电路的一般分类
1、按照状态改变的方式分类
• 同步时序电路
Synchronous Sequential Circuit
有统一的时钟脉冲信号CP
• 异步时序电路
Asynchronous Sequential Circuit
无统一的时钟脉冲信号CP
第3章 时序逻辑基础 7
第 3 章
数 字 电 路 时序逻辑电路
组合逻辑电路
时序逻辑基础
结构：无反馈 功能：无记忆 输出：只与当前输入有关
结构：有反馈 功能：有记忆 输出：与当前和历史输入有关
时序----时间上的先后顺序
第3章 时序逻辑基础 1
本章内容
• • • • • • 时序逻辑概述 触发器 计数器 移位寄存器 存储器 时序型PLD