EDA FPGA设计实例 四位加法器(含源程序)

EDA FPGA 四位加法器设计说明：程序使用原件例化语句编写。

半加器程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY bjq IS

PORT(A,B:IN STD_LOGIC;

Y,Co:OUT STD_LOGIC);

END bjq;

ARCHITECTURE bjqbehv OF bjq IS

SIGNAL c,d:STD_LOGIC;

BEGIN

c<=A OR B;

d<=A NAND B;

Co<=NOT d;

Y<=c AND d;

END bjqbehv;

全加器程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY qjq IS

PORT(Ci,A,B:IN STD_LOGIC;

S,Co:OUT STD_LOGIC);

END qjq;

ARCHITECTURE qjqbehv OF qjq IS

BEGIN

S<=A XOR B XOR Ci;

Co<=(A AND B) OR (A AND Ci) OR (B AND Ci);

END qjqbehv;

加法器例化程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY jfq4 IS

PORT(A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

Co:OUT STD_LOGIC);

END jfq4;

ARCHITECTURE jfq4behv OF jfq4 IS

COMPONENT qjq

PORT(Ci,A,B:IN STD_LOGIC;

S,Co:OUT STD_LOGIC);

END COMPONENT;

COMPONENT bjq

PORT(A,B:IN STD_LOGIC;

Y,Co:OUT STD_LOGIC);

END COMPONENT;

SIGNAL C0,C1,C2:STD_LOGIC;

BEGIN

u1:bjq PORT MAP(A(0),B(0),Y(0),C0);

u2:qjq PORT MAP(C0,A(1),B(1),Y(1),C1);

u3:qjq PORT MAP(C1,A(2),B(2),Y(2),C2);

u4:qjq PORT MAP(C2,A(3),B(3),Y(3),Co);

END ARCHITECTURE jfq4behv;

兄弟加qq 352995783，技术交流。

暮落

2011年12月2日