第8章 MOS基本逻辑单元
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要得到与反相器相同的VOL值， 与非门每个驱动管所占芯片的面 积应相当于反相器驱动管的两倍。
为了获得与反相器同样的VOL，要求每个驱动管的长 宽比应增大N倍(N为输入端数)，但实际上很少应用输 入端数大于三的与非门。对于多输入端的与非门，可以 设计成最靠近输出端的MOS管的尺寸最小，而位置越 靠近VSS端的MOS管尺寸越大，用这种方法可以减小开 关时间。
二、NMOS与非门电路
当输入中有低电平时，有驱动管处于截 止状态，负载管处于非饱和状态，其输出 为高电平电压VOH≈VDD 。 当输入都是高电平时，两个驱动管同时导 通，并且驱动管处于非饱和状态(因其漏源 电压很小)，负载管处于饱和状态，输出为 低电平电压VOL。
与反相器的特性相比，在器件的 工艺参数相同的条件下，与非门 的VOL为反相器的两倍。
8.4 影响门的电气和物理结构设计的因素
二、衬偏调制效应
在图8.24(a)所示的多输入与非 门中，如果与输出端相连的N型 MOS管的源极电位与衬底的电位 不相等，则该管的开关速度就较 假定输入分别为A、B、C的三个N 慢。 型MOS管最初都是截止的，输入为 D的N型MOS管导通之后又截止，这 将使该管源极的节点电容Cl充电至高 电平。 假设所有的输入后来又同时变为高电平，此时由于输入为D的 MOS管的源极电位仍是高电平，于是，C1通过栅极信号分别为 A、 B、C的各个N型MOS管进行放电，输入信号为D的N型 MOS管才逐渐导通。因此，这个门的下降时间比原来的估计值 为了减小衬偏调制效应的影响，在门电路设计时，应使“内部” 要长一些。 节点的电容尽可能地小。此外，还应考虑到N型MOS管和P型 MOS管的衬偏调制效应是不同的，如果前者较后者严重，则选 用或非结构比较合适。
与反相器相比，或非门 的等效输出电容Cout中增 加了驱动管B的电容 CGD,B和CDB,B。因此或非 门的Cout将大于反相器的 等效输出电容，开关速 度也低于反相器。 输出电压下降是Cout对驱动管放电的过程，显然，最坏情况发 生在只有一个驱动管导通时，即只有一个输入电压是高电平的 情况。输出电压上升是负载管对Cout充电的过程。
三、电荷的再分配
对于动态门应考虑电荷的再分配效应。如图8.26(a)所示的钟 控反相器，图中C3为源漏的寄生电容，C0为输出电容。如果时 钟脉冲φ 为高电平，输入是低电平，那么，节点3放电，而输出 端预充电到高电平。当时钟变为低电平时，输出端维持原来所 充的高电平。此后，如果输入变为高电平，电容C3将充电，输 出电压Vo减小为 一种解决办法是对内部节点电容单独进行预充电。
8.1 NMOS逻辑结构 一、NMOS或非门电路
当输入都是低电平时，两个驱动管同时截止，电路的工作状态与 耗尽型MOS管负载的NMOS反相器几乎完全一样，输出高电平 电压VOH≈VDD。 当输入中有高电平时，其输出为低电平电压VOL，但在只有一 个管子导通或两个管子都导通时是不同的。若只有一个驱动管 导通，则电路相当于反相器，负载管处于饱和状态，导通的驱 动管处于非饱和状态。 在设计时应考虑的最坏情况是只 有一个驱动管导通时的VOL值。
当Vi=0时，MP1、MP2导 通而MN1、MN2截止， VO≈VDD，使MN3导通MP3 截止。MN2源极电位较高， 约为VDD－VTE。
在Vi逐渐升高过程中，当Vi>VTE以后，MN1导通。因 MN2源极电位较高，其仍不会导通。当Vi继续升高，直 到MP1、MP2趋于截止时，从而使输出电压开始下降， MN2开始导通并迅速进入低压降的电阻区。与此同时 VO的下降使MP3导通，并进而使MP1、MP2截止，VO 下降为低电平。 V 下降过程自行分析。
上述的动态CMOS电路有许多问题：第一，各输入信号只能在 预充期间内改变。否则，电荷再分配效应能够破坏输出点的电压。 第二，简单的单相时钟动态CMOS门不能进行级联。当两个门 同时进行预充电时，其输出端都预充电到VDD。在求值期间，第 一个门的输出将有条件地放电。然而，由于下降时间有限，造 成了一定的延时。因此，在第一个门正确地求值以前，其被充 电的输出端会使下一个门的输出端放电。
施密特触发器的波形整形原理
1、输入电压Vi从0升至VDD过程中 M4始终导通，Vi从0升至VDD过 程中，M1比M2先导通，即M1导 通M2截止时，M4处于非饱和状态， M3饱和导通，FN点电位较高， VV M2也导通，即 O≈V DD。 i升高到一定值时 M1和M2都导通且处于非饱和状态， M4处于饱和状态，输出变为低电 平VOL，M3截止。 2、输入电压Vi从VDD降至0过程中 M4始终导通，Vi从VDD降至0过 程中，一开始M1、M2处于非饱和 状态，M4处于饱和状态，M3截止， 输出低电平VOL。 随着Vi的下降，FN点电位升高，M2先迅 速截止，M4处于非饱和状态，V ≈V 。
三、NMOS组合逻辑电路
8.2 CMOS逻辑结构 一、CMOS互补逻辑
Z AB ( D E)C
二、伪NMOS逻辑
为保证正确的开关特性，这种门的设计要包括定出各有比MOS 管的尺寸比。其主要问题和E/D NMOS门一样，每当“下拉电路” 导通时，要产生静态功耗。 在伪NMOS门中，由于输入函数的每一个变量仅用了一个MOS 管，所以，最小的负载可以是一个单位栅极负载。单位栅极负载 就是单位尺寸MOS管的栅极输入电容。而在CMOS门中，每个 输入的电容至少是两个单位栅极负载。
伪NMOS门提供了一种在CMOS工艺 中模仿NMOS电路的方法，且PMOS 负载没有衬偏调制效应。
由于P型负载管始终是导通的，所以 当N型下拉管导通时，有电流流过这 种门。
n个输入的伪NMOS门有n+1个 MOS管。同完全互补的CMOS相比， 这样实现的门可以有较高的密度。但 对某些输入组合，其速度较低，且直 流功耗较大。
三、动态CMOS逻辑
其核心是一个N型 MOS管的逻辑块，该逻 辑块的输出端由P型 MOS管(预充管)预先充 电到VDD，再由接到VSS 的N型MOS管(求值管) 有条件地放电(也可采用 P型逻辑块，N型MOS 管为预充管，P型MOS 管为放电管) 。 在φ ＝0时，进行预充电；在φ ＝1期间，经过N型 百度文库OS管(接地开关管)接通VSS电源的通路。这种门的输 入电容大小和伪NMOS门的一样。由于采用有源开关， 使上升时间缩短。但是串入的接地开关管使下降时间增 加。
一、NMOS RS触发器
二、CMOS RS触发器
8.8 时钟脉冲控制触发器 一、NMOS结构的时钟脉冲控制触发器
二、CMOS结构的时钟脉冲控制触发器
8.9 D触发器 一、NMOS D触发器
二、CMOS D触发器
8.10 施密特触发器 施密特触发器是一种脉冲波 形整形电路，它可以把变化缓 慢的信号或变化不规则的信号 转换为陡变信号，理想的施密 特触发器的直流电压传输特性 曲线如图8.43所示，这种曲线 类似于磁滞回线，其特性的两 个重要参数是前沿触发电压 V+和后沿触发电压 V－。 前沿触发电压V+是输入电压增加过程中引起电路翻 转动作的触发电压;后沿触发电压V－是输入电压减小过 程中引起电路翻转动作的触发电压。由于V－< V+ ， 所以施密特触发器可以作为一种门限开关。
8.3 级联级的负载 在电路中，往往是一串级联 门中最后的一个门要去驱动 大的负载，如数据总线、I/O 驱动器或者芯片外部的负载 (用I/O缓冲器驱动)。 对于一个简单的级联反相器的组合，可以定义一个级 间比值，这个比值就是相邻级中MOS管宽度增加的倍 数。从延迟时间最小考虑，最佳的级间比值是2.7。然 而，如果要求尺寸或功耗最佳，级间比值可在2～10范 围内选择。
8.6 传输门逻辑
8.7 RS触发器 触发器是一种双稳态电路，有两个稳定状态，这两个 状态可以用来代表二进制信息l或0。双稳态电路的特点 是只有在外界信号的作用下，它才能由一种稳定状态转 变为另一种稳定状态。 触发器由基本逻辑门电路组成，它是时序电路中最基 本的单元电路。在各种计数器、分频器、移位寄存器等 功能电路中都要用到触发器。 根据电路结构和工作方式的不同，触发器可分为RS 触发器、D触发器、JK触发器和施密特触发器。
在进行复杂门设计时，要考虑MOS管的串并联、衬偏调制效 应、源漏电容和电荷的再分配等对性能的影响。 一、MOS管的串联和并联
通常，m个N型MOS 管串联的下降时间t’f 为mtf； k个P型MOS 管串联的上升时间t’r 为mtr。 通常，m个N型MOS管并联的下降时间t’’f 为tf/m； k个P型MOS管并联的上升时间 t’’ /k。 管串联构成的门中，版图设计时，按照MOS管在 在几个 r为trMOS 串联结构中的位置来改变管子的尺寸，可以提高工作速度。图 8.23所示4输入与门中最靠近输出端的MOS管的尺寸最小，越靠 近VSS端的MOS管尺寸越大。由于在门的RC时间常数中，电容是 决定的因素，所以，这种方法可以减小开关时间。
动态CMOS结构的改进办法
四、钟控CMOS逻辑
五、CMOS多米诺逻辑 在预充电期间(φ ＝0)，动态逻 辑门的输出端被预充电到高电 平，缓冲器的输出为低电平。 下一级逻辑块中的MOS管处于 截止状态。当门求值时，门的 输出端有条件地放电，使缓冲 器的输出有条件地变到高电平。 级联中的每个门依次至多发生一次由1到0的电平变化。 因而，缓冲器也只能有一次从0到l的电平变化。在级联 的逻辑块中，每一级进行状态的求值，并引起下一级的 求值，这就好像多米诺骨牌一个个地倒下去一样。可以 级联的逻辑级是任意的，在求值时钟相位期间，它们顺 序地求值。一个逻辑块内的所有逻辑门可以只用单个时 钟来预充电和求值。
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作业
8.1、8.2(1)、8.4、8.5
为了获得与反相器同样的VOL，要求每个驱动管的长 宽比应增大N倍(N为输入端数)，但实际上很少应用输 入端数大于三的与非门。对于多输入端的与非门，可以 设计成最靠近输出端的MOS管的尺寸最小，而位置越 靠近VSS端的MOS管尺寸越大，用这种方法可以减小开 关时间。
二、NMOS与非门电路
当输入中有低电平时，有驱动管处于截 止状态，负载管处于非饱和状态，其输出 为高电平电压VOH≈VDD 。 当输入都是高电平时，两个驱动管同时导 通，并且驱动管处于非饱和状态(因其漏源 电压很小)，负载管处于饱和状态，输出为 低电平电压VOL。
与反相器的特性相比，在器件的 工艺参数相同的条件下，与非门 的VOL为反相器的两倍。
8.4 影响门的电气和物理结构设计的因素
二、衬偏调制效应
在图8.24(a)所示的多输入与非 门中，如果与输出端相连的N型 MOS管的源极电位与衬底的电位 不相等，则该管的开关速度就较 假定输入分别为A、B、C的三个N 慢。 型MOS管最初都是截止的，输入为 D的N型MOS管导通之后又截止，这 将使该管源极的节点电容Cl充电至高 电平。 假设所有的输入后来又同时变为高电平，此时由于输入为D的 MOS管的源极电位仍是高电平，于是，C1通过栅极信号分别为 A、 B、C的各个N型MOS管进行放电，输入信号为D的N型 MOS管才逐渐导通。因此，这个门的下降时间比原来的估计值 为了减小衬偏调制效应的影响，在门电路设计时，应使“内部” 要长一些。 节点的电容尽可能地小。此外，还应考虑到N型MOS管和P型 MOS管的衬偏调制效应是不同的，如果前者较后者严重，则选 用或非结构比较合适。
与反相器相比，或非门 的等效输出电容Cout中增 加了驱动管B的电容 CGD,B和CDB,B。因此或非 门的Cout将大于反相器的 等效输出电容，开关速 度也低于反相器。 输出电压下降是Cout对驱动管放电的过程，显然，最坏情况发 生在只有一个驱动管导通时，即只有一个输入电压是高电平的 情况。输出电压上升是负载管对Cout充电的过程。
三、电荷的再分配
对于动态门应考虑电荷的再分配效应。如图8.26(a)所示的钟 控反相器，图中C3为源漏的寄生电容，C0为输出电容。如果时 钟脉冲φ 为高电平，输入是低电平，那么，节点3放电，而输出 端预充电到高电平。当时钟变为低电平时，输出端维持原来所 充的高电平。此后，如果输入变为高电平，电容C3将充电，输 出电压Vo减小为 一种解决办法是对内部节点电容单独进行预充电。
8.1 NMOS逻辑结构 一、NMOS或非门电路
当输入都是低电平时，两个驱动管同时截止，电路的工作状态与 耗尽型MOS管负载的NMOS反相器几乎完全一样，输出高电平 电压VOH≈VDD。 当输入中有高电平时，其输出为低电平电压VOL，但在只有一 个管子导通或两个管子都导通时是不同的。若只有一个驱动管 导通，则电路相当于反相器，负载管处于饱和状态，导通的驱 动管处于非饱和状态。 在设计时应考虑的最坏情况是只 有一个驱动管导通时的VOL值。
当Vi=0时，MP1、MP2导 通而MN1、MN2截止， VO≈VDD，使MN3导通MP3 截止。MN2源极电位较高， 约为VDD－VTE。
在Vi逐渐升高过程中，当Vi>VTE以后，MN1导通。因 MN2源极电位较高，其仍不会导通。当Vi继续升高，直 到MP1、MP2趋于截止时，从而使输出电压开始下降， MN2开始导通并迅速进入低压降的电阻区。与此同时 VO的下降使MP3导通，并进而使MP1、MP2截止，VO 下降为低电平。 V 下降过程自行分析。
上述的动态CMOS电路有许多问题：第一，各输入信号只能在 预充期间内改变。否则，电荷再分配效应能够破坏输出点的电压。 第二，简单的单相时钟动态CMOS门不能进行级联。当两个门 同时进行预充电时，其输出端都预充电到VDD。在求值期间，第 一个门的输出将有条件地放电。然而，由于下降时间有限，造 成了一定的延时。因此，在第一个门正确地求值以前，其被充 电的输出端会使下一个门的输出端放电。
施密特触发器的波形整形原理
1、输入电压Vi从0升至VDD过程中 M4始终导通，Vi从0升至VDD过 程中，M1比M2先导通，即M1导 通M2截止时，M4处于非饱和状态， M3饱和导通，FN点电位较高， VV M2也导通，即 O≈V DD。 i升高到一定值时 M1和M2都导通且处于非饱和状态， M4处于饱和状态，输出变为低电 平VOL，M3截止。 2、输入电压Vi从VDD降至0过程中 M4始终导通，Vi从VDD降至0过 程中，一开始M1、M2处于非饱和 状态，M4处于饱和状态，M3截止， 输出低电平VOL。 随着Vi的下降，FN点电位升高，M2先迅 速截止，M4处于非饱和状态，V ≈V 。
三、NMOS组合逻辑电路
8.2 CMOS逻辑结构 一、CMOS互补逻辑
Z AB ( D E)C
二、伪NMOS逻辑
为保证正确的开关特性，这种门的设计要包括定出各有比MOS 管的尺寸比。其主要问题和E/D NMOS门一样，每当“下拉电路” 导通时，要产生静态功耗。 在伪NMOS门中，由于输入函数的每一个变量仅用了一个MOS 管，所以，最小的负载可以是一个单位栅极负载。单位栅极负载 就是单位尺寸MOS管的栅极输入电容。而在CMOS门中，每个 输入的电容至少是两个单位栅极负载。
伪NMOS门提供了一种在CMOS工艺 中模仿NMOS电路的方法，且PMOS 负载没有衬偏调制效应。
由于P型负载管始终是导通的，所以 当N型下拉管导通时，有电流流过这 种门。
n个输入的伪NMOS门有n+1个 MOS管。同完全互补的CMOS相比， 这样实现的门可以有较高的密度。但 对某些输入组合，其速度较低，且直 流功耗较大。
三、动态CMOS逻辑
其核心是一个N型 MOS管的逻辑块，该逻 辑块的输出端由P型 MOS管(预充管)预先充 电到VDD，再由接到VSS 的N型MOS管(求值管) 有条件地放电(也可采用 P型逻辑块，N型MOS 管为预充管，P型MOS 管为放电管) 。 在φ ＝0时，进行预充电；在φ ＝1期间，经过N型 百度文库OS管(接地开关管)接通VSS电源的通路。这种门的输 入电容大小和伪NMOS门的一样。由于采用有源开关， 使上升时间缩短。但是串入的接地开关管使下降时间增 加。
一、NMOS RS触发器
二、CMOS RS触发器
8.8 时钟脉冲控制触发器 一、NMOS结构的时钟脉冲控制触发器
二、CMOS结构的时钟脉冲控制触发器
8.9 D触发器 一、NMOS D触发器
二、CMOS D触发器
8.10 施密特触发器 施密特触发器是一种脉冲波 形整形电路，它可以把变化缓 慢的信号或变化不规则的信号 转换为陡变信号，理想的施密 特触发器的直流电压传输特性 曲线如图8.43所示，这种曲线 类似于磁滞回线，其特性的两 个重要参数是前沿触发电压 V+和后沿触发电压 V－。 前沿触发电压V+是输入电压增加过程中引起电路翻 转动作的触发电压;后沿触发电压V－是输入电压减小过 程中引起电路翻转动作的触发电压。由于V－< V+ ， 所以施密特触发器可以作为一种门限开关。
8.3 级联级的负载 在电路中，往往是一串级联 门中最后的一个门要去驱动 大的负载，如数据总线、I/O 驱动器或者芯片外部的负载 (用I/O缓冲器驱动)。 对于一个简单的级联反相器的组合，可以定义一个级 间比值，这个比值就是相邻级中MOS管宽度增加的倍 数。从延迟时间最小考虑，最佳的级间比值是2.7。然 而，如果要求尺寸或功耗最佳，级间比值可在2～10范 围内选择。
8.6 传输门逻辑
8.7 RS触发器 触发器是一种双稳态电路，有两个稳定状态，这两个 状态可以用来代表二进制信息l或0。双稳态电路的特点 是只有在外界信号的作用下，它才能由一种稳定状态转 变为另一种稳定状态。 触发器由基本逻辑门电路组成，它是时序电路中最基 本的单元电路。在各种计数器、分频器、移位寄存器等 功能电路中都要用到触发器。 根据电路结构和工作方式的不同，触发器可分为RS 触发器、D触发器、JK触发器和施密特触发器。
在进行复杂门设计时，要考虑MOS管的串并联、衬偏调制效 应、源漏电容和电荷的再分配等对性能的影响。 一、MOS管的串联和并联
通常，m个N型MOS 管串联的下降时间t’f 为mtf； k个P型MOS 管串联的上升时间t’r 为mtr。 通常，m个N型MOS管并联的下降时间t’’f 为tf/m； k个P型MOS管并联的上升时间 t’’ /k。 管串联构成的门中，版图设计时，按照MOS管在 在几个 r为trMOS 串联结构中的位置来改变管子的尺寸，可以提高工作速度。图 8.23所示4输入与门中最靠近输出端的MOS管的尺寸最小，越靠 近VSS端的MOS管尺寸越大。由于在门的RC时间常数中，电容是 决定的因素，所以，这种方法可以减小开关时间。
动态CMOS结构的改进办法
四、钟控CMOS逻辑
五、CMOS多米诺逻辑 在预充电期间(φ ＝0)，动态逻 辑门的输出端被预充电到高电 平，缓冲器的输出为低电平。 下一级逻辑块中的MOS管处于 截止状态。当门求值时，门的 输出端有条件地放电，使缓冲 器的输出有条件地变到高电平。 级联中的每个门依次至多发生一次由1到0的电平变化。 因而，缓冲器也只能有一次从0到l的电平变化。在级联 的逻辑块中，每一级进行状态的求值，并引起下一级的 求值，这就好像多米诺骨牌一个个地倒下去一样。可以 级联的逻辑级是任意的，在求值时钟相位期间，它们顺 序地求值。一个逻辑块内的所有逻辑门可以只用单个时 钟来预充电和求值。
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