第8章 MOS基本逻辑单元
第八章 数字集成电路基本单元及版图(续)

漏极开路输出单元
如果希望系统支持多个集成电路的正常逻辑 输出同时到总线以实现某种操作,就必须对集成 电路的输出单元进行特殊的设计以支持“线逻 辑”。同时,总线也将做适当的改变。 漏极开路输出单元结构就是其中的一种。下 图给出了两种漏极开路结构的输出单元,其中 (a)图的内部控制信号是通过反相器反相控制 NMOS管工作的方式,(b)图是同相控制的方 式。
动态存储器DRAM (Dynamic RAM)
主要指标:存储容量、存取速度。
存储容量: 用字数×位数表示,也可只用位数表 示。如,某动态存储器的容量为109位/片。 存取速度:用完成一次存取所需的时间表示。 高速存储器的存取时间仅有10ns左右。
存储单元的等效电路(1)
字线 字线
VP 位线 (a) DRAM 位线 (b) SRAM 位线
漏极开路输出单元
(a)反相器反相控制方式
(b)同相控制的方式
漏极开路结构实现的线逻辑
Vcc bi
A1
A2
目的:减少电 AN
表达式为
路结构和成本
bi A1 A 2 A N A1 A 2 A Nห้องสมุดไป่ตู้
输入、输出双向三态单元(I/O PAD)
在许多应用场合,需要某些数据端同时具有输入、输 出的功能,或者还要求单元具有高阻状态。在总线结构的 电子系统中使用的集成电路常常要求这种I/O PAD。下 图是一个输入、输出双向三态的I/O PAD单元电路。
存储单元的等效电路(2)
字线 Cut 位线 (c) 熔丝型ROM 位线 (d) EROM(EEPROM) 位线 (e) FRAM 字线 浮栅 字线
DRAM
随着高密度存储器的不断发展,存 储单元尺寸逐渐减小,这种趋势使得结 构简单的动态RAM成为首选。 DRAM单元发展过程中出现几个阶 段,这些阶段的发展使得DRAM的单元 面积越来越小。
008 MOS基本逻辑单元

Q
• 工作原理:
1)第一个时钟周期内, Ф=1 时,数据送入主触发器, Ф=0 数据保存在 主触发器并同时送入从触发器 2)第二个时钟周期内, Ф=1 时,主触发器接收新的数据,从触发器保存 上一周期送入主触发器的数据;
• 电路结构图:
10、施密特触发器
施密特触发器是一种脉冲波形整形电路,它可
以把变化缓慢的信号或变化不规则的信号转换为陡
1.2 NMOS与非门电路
• 由于驱动管串联,所以等效输出电容在不同输入电平是 可能具有不同的数值 • 为了得到与反相器相同的逻辑低电平,要求每个驱动管 的宽长比增大N倍,这使集成度下降,最坏情况下的等效 输出电容也随之增大。
1.3 NMOS组合逻辑电路
•逻辑功能的分析p139
• 逻辑关系图如下:
第八章
MOS基本逻辑单元
因为任何复杂的MOS
数字电路都是由一些基本
的逻辑单元组成的,所以
主要包括或非门、与非门、触发器等等,
在本章,我们学习一下MOS基本逻辑单元,
看看它们的结构和工作原理。
1、NMOS逻辑结构
2、CMOS逻辑结构 3、级联级的负载
复习与思考
4、影响门的电气和物理结构设计的因素 5、各种逻辑类型的比较
Q Q
9.2 CMOS D触发器
以下是由CMOS传输门构成的钟控D触发器的逻辑图、电 路图。 当钟控信号为0时,传输门2导通,形成反馈环,
保存了在钟控信号为1时的输入信息。
Q D Q
Q D Q
• D=0时Q复位 • D=1时Q置位
CMOS传输门D触发器版图结构
• 将两个由反相时钟控制的D触发器级联就得到一个D型 主从触发器, 如右图:
8CMOS静态逻辑门电路

IB非饱 NMOS或非门
VOL (VOH VTB ) (VOH VTB )2
1
RB
[VTL (VOL )]2
RB
kB kL
1 (1)A管输入为1时: VOL (VOH VTA ) (VOH VTA ) 2 [VTL (VOL )]2
RA
RA
耗尽负载(E/D )MOS反相器
负载管L采用耗尽型,VGS=0时,一直工作处于导通状态 VIN 0 VGSE= VIN=0v< VTE 驱动管ME截止 V
DD D G S
nM
VOUT VOH VDD 不存在阀值损失
L
in
D G
out
VIN VDD VGSE Vin VDD VTE ME非饱和导通,ML饱和导通
对于与非门:
PMOS K p n K Kn 1 2 1 (n2) K Kp n NMOS K n n
Vo
VOH(min) VOH(min)
VDD
(W / L)L
O ( E F ) A BC
IL饱
(W / L) B
IA非饱 A E
(W / L) A
VOUT 电路可简化为一个二输入的或非电 B C 1
IB非饱
(为什么?)
VDD
(W / L)L
(W / L) E
(W / L) F
F
(W / L)C
IL饱
VOUT 2
1
2
最坏情况下,1,2管只有其中一个管子导通: (1)1管导通时,最坏情况下,E和F管只有一 个管子导通: AE 1
8.1.2 NMOS与非门电路
最新半导体集成电路部分习题答案(朱正涌)

半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r ,其图形如图题2.2所示。
提示:先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式: ba ab WL Tr c -•=/ln 1ρ , 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意:在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。
给出设计条件如下:答: 解题思路⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图①先画发射区引线孔;②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边; ⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周;⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作的图进行修正,直至满足V V OL 4.0≤的条件。
数字电子技术第8章存储器与可编程逻辑器件习题及答案

第8章存储器与可编程逻辑器件8.1存储器概述自测练习1.存储器中可以保存的最小数据单位是()。
(a)位(b)字节(c)字2.指出下列存储器各有多少个基本存储单元?多少存储单元?多少字?字长多少?(a) 2K×8位()()()()(b) 256×2位()()()()(c) 1M×4位()()()()3.ROM是()存储器。
(a)非易失性(b)易失性(c)读/写(d)以字节组织的4.数据通过()存储在存储器中。
(a)读操作(b)启动操作(c)写操作(d)寻址操作5.RAM给定地址中存储的数据在()情况下会丢失。
(a)电源关闭(b)数据从该地址读出(c)在该地址写入数据(d)答案(a)和(c)6.具有256个地址的存储器有( )地址线。
(a)256条(b)6条(c)8条(d)16条7.可以存储256字节数据的存储容量是( )。
(a)256×1位(b)256×8位(c)1K×4位 (d)2K×1位答案:1.a2.(a)2048×8;2048;2048;8(b)512;256;256;2(c)1024×1024×4;1024×1024;1024×1024;43.a4.c5.d6.c7.b8.2随机存取存储器(RAM)自测练习1.动态存储器(DRAM)存储单元是利用()存储信息的,静态存储器(SRAM)存储单元是利用()存储信息的。
2.为了不丢失信息,DRAM必须定期进行()操作。
3.半导体存储器按读、写功能可分成()和()两大类。
4.RAM电路通常由()、()和()三部分组成。
5.6116RAM有()根地址线,()根数据线,其存储容量为()位。
答案:1.栅极电容,触发器2.刷新3.只读存储器,读/写存储器4.地址译码,存储矩阵,读/写控制电路5.11,8,2K×8位8.3 只读存储器(ROM)自测练习1.ROM可分为()、()、()和()几种类型。
第八章MOS基本逻辑单元.

V G V T V D ] (3)
2
I DS eff [V G V T V S V G V T V D ] (4)
2 2
比较(3)(4)得:
1
eff 1
2 2
同理可推出N个管子串联使用时,其等效增益因子 为:
2 2
2
将上式代入(1)得:
V G V T V M
2 1 2 2 V V VS V V VD 1 2 G T 1 2 G T
2
I DS1
由等效管得:
[ V G V T V S
1 2 1 2
VOL VDS , A VDS ,B
1
VOL 2[(VOH VTE ) (VOH VTE ) 2
R
[VTL (VOL )]2 ]
可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门, 如图8.6所示,但是为了得到与反相器相同的VOL,每个驱 动管长度应增大N倍(N为输入端数)。
VOL (VOH VTE ) (VOH VTE ) 2
kL [VTL (VOL )]2 k A kB
可见VOL小于只有一个驱动管导通的情况。
设计VOL时应考虑宽长比最小的驱动管对VOL的影响 (原因?)
8.1.2 NMOห้องสมุดไป่ตู้与非门电路
2 k L | VTL (VOL ) |2 k A [2(VGS , A VTA )VDS , A VDS ,A ] 2 k B [2(VOH VTB )VDS , B VDS ,B ]
MOS逻辑门

逻辑门电路
3.1 MOS逻辑门电路 3.2 TTL逻辑门电路 *3.3 射极耦合逻辑门电路 *3.4 砷化镓逻辑门电路 3.5 逻辑描述中的几个问题 3.6 逻辑门电路使用中的几个实际问题 * 3.7 用VerilogHDL描述逻辑门电路
1
3. 逻辑门电路
教学基本要求: 1、了解半导体器件的开关特性。
相当于开关“断开” 输出为低电平。 当输入为高电平时: MOS管工作在可变电阻区,
相当于开关“闭合”,
输出为低电平。 MOS管相当于一个由vGS控制的 无触点开关。
16
3.1.4 CMOS 反相器
CMOS反相器是组成CMOS数字集成系统最基本 的逻辑单元电路。由NMOS管和PMOS管组合而 成。
L A B A B
36
3.1.6 CMOS漏极开路(OD)门和三态输出门电路
1.CMOS漏极开路门 1.)CMOS漏极开路门的提出
+VDD +VDD
A
A
输出短接,在一定情况下会产 B
B
1
N1 T N2 T
生低阻通路,大电流有可能导
致器件的损毁,并且无法确定
0
输出是高电平还是低电平。
37
逻辑真值表
vi
D1
vO
vi (A)
0 1 逻辑图
vO(L)
1
L A
S1 TN
0
A
1
19
L
2. 电压传输特性和电流传输特性
用以描述CMOS反相器输出电量与输入电量 之间关系的特性曲线,称为传输特性。 输出电压vO随输入电压vI 的变化而变化的关 系曲线,叫做电压传输特性。 电源流入反相器的功耗电流 IDD与输入电压vI 之间的关系曲线,叫做电流传输特性。
第八章 数字集成电路基本单元及版图

§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路,存储在一个单元数据 库中。根据用户的要求,把电路分成各个单 元的连接组合。通过调用单元库的这些单元, 以适当方式把它们排成几行,使芯片成长方 形,行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具,根据已有的布局、 布线算法,可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体,所以一般 较复杂的电路都是先设计实验电路(或单元电路), 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料,就可以根据元件的不同要求,在 设计中采取相应措施,保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进,一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 -
-
GND
TTL基本电路
(1)电路组成 该电路由三部分组成: 1)由双极型晶体管T1和电阻Rb1组成电路输入级。 2)由T2、Re2和Rc2组成中间驱动电路,将单端信号 υB2转换为双端信号υB3和υB4。 3)由T3、T4、Rc4和二级管D组成输出级。 (2)工作原理 输入为高电平时,输出为低电平。 输入为低电平时,输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等,则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
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动态CMOS结构的改进办法
四、钟控CMOS逻辑
五、CMOS多米诺逻辑 在预充电期间(φ =0),动态逻 辑门的输出端被预充电到高电 平,缓冲器的输出为低电平。 下一级逻辑块中的MOS管处于 截止状态。当门求值时,门的 输出端有条件地放电,使缓冲 器的输出有条件地变到高电平。 级联中的每个门依次至多发生一次由1到0的电平变化。 因而,缓冲器也只能有一次从0到l的电平变化。在级联 的逻辑块中,每一级进行状态的求值,并引起下一级的 求值,这就好像多米诺骨牌一个个地倒下去一样。可以 级联的逻辑级是任意的,在求值时钟相位期间,它们顺 序地求值。一个逻辑块内的所有逻辑门可以只用单个时 钟来预充电和求值。
二、NMOS与非门电路
当输入中有低电平时,有驱动管处于截 止状态,负载管处于非饱和状态,其输出 为高电平电压VOH≈VDD 。 当输入都是高电平时,两个驱动管同时导 通,并且驱动管处于非饱和状态(因其漏源 电压很小),负载管处于饱和状态,输出为 低电平电压VOL。
与反相器的特性相比,在器件的 工艺参数相同的条件下,与非门 的VOL为反相器的两倍。
8.3 级联级的负载 在电路中,往往是一串级联 门中最后的一个门要去驱动 大的负载,如数据总线、I/O 驱动器或者芯片外部的负载 (用I/O缓冲器驱动)。 对于一个简单的级联反相器的组合,可以定义一个级 间比值,这个比值就是相邻级中MOS管宽度增加的倍 数。从延迟时间最小考虑,最佳的级间比值是2.7。然 而,如果要求尺寸或功耗最佳,级间比值可在2~10范 围内选择。
当Vi=0时,MP1、MP2导 通而MN1、MN2截止, VO≈VDD,使MN3导通MP3 截止。MN2源极电位较高, 约为VDD-VTE。
在Vi逐渐升高过程中,当Vi>VTE以后,MN1导通。因 MN2源极电位较高,其仍不会导通。当Vi继续升高,直 到MP1、MP2趋于截止时,从而使输出电压开始下降, MN2开始导通并迅速进入低压降的电阻区。与此同时 VO的下降使MP3导通,并进而使MP1、MP2截止,VO 下降为低电平。 V 下降过程自行分析。
一、NMOS RS触发器
二、CMOS RS触发器
8.8 时钟脉冲控制触发器 一、NMOS结构的时钟脉冲控制触发器
二、CMOS结构的时钟脉冲控制触发器
8.9 D触发器 一、NMOS D触发器
二、CMOS D触发器
8.10 施密特触发器 施密特触发器是一种脉冲波 形整形电路,它可以把变化缓 慢的信号或变化不规则的信号 转换为陡变信号,理想的施密 特触发器的直流电压传输特性 曲线如图8.43所示,这种曲线 类似于磁滞回线,其特性的两 个重要参数是前沿触发电压 V+和后沿触发电压 V-。 前沿触发电压V+是输入电压增加过程中引起电路翻 转动作的触发电压;后沿触发电压V-是输入电压减小过 程中引起电路翻转动作的触发电压。由于V-< V+ , 所以施密特触发器可以作为一种门限开关。
三、电荷的再分配
对于动态门应考虑电荷的再分配效应。如图8.26(a)所示的钟 控反相器,图中C3为源漏的寄生电容,C0为输出电容。如果时 钟脉冲φ 为高电平,输入是低电平,那么,节点3放电,而输出 端预充电到高电平。当时钟变为低电平时,输出端维持原来所 充的高电平。此后,如果输入变为高电平,电容C3将充电,输 出电压Vo减小为 一种解决办法是对内部节点电容单独进行预充电。
与反相器相比,或非门 的等效输出电容Cout中增 加了驱动管B的电容 CGD,B和CDB,B。因此或非 门的Cout将大于反相器的 等效输出电容,开关速 度也低于反相器。 输出电压下降是Cout对驱动管放电的过程,显然,最坏情况发 生在只有一个驱动管导通时,即只有一个输入电压是高电平的 情况。输出电压上升是负载管对Cout充电的过程。
上述的动态CMOS电路有许多问题:第一,各输入信号只能在 预充期间内改变。否则,电荷再分配效应能够破坏输出点的电压。 第二,简单的单相时钟动态CMOS门不能进行级联。当两个门 同时进行预充电时,其输出端都预充电到VDD。在求值期间,第 一个门的输出将有条件地放电。然而,由于下降时间有限,造 成了一定的延时。因此,在第一个门正确地求值以前,其被充 电的输出端会使下一个门的输出端放电。
在进行复杂门设计时,要考虑MOS管的串并联、衬偏调制效 应、源漏电容和电荷的再分配等对性能的影响。 一、MOS管的串联和并联
通常,m个N型MOS 管串联的下降时间t’f 为mtf; k个P型MOS 管串联的上升时间t’r 为mtr。 通常,m个N型MOS管并联的下降时间t’’f 为tf/m; k个P型MOS管并联的上升时间 t’’ /k。 管串联构成的门中,版图设计时,按照MOS管在 在几个 r为trMOS 串联结构中的位置来改变管子的尺寸,可以提高工作速度。图 8.23所示4输入与门中最靠近输出端的MOS管的尺寸最小,越靠 近VSS端的MOS管尺寸越大。由于在门的RC时间常数中,电容是 决定的因素,所以,这种方法可以减小开关时间。
施密特触发器的波形整形原理
1、输入电压Vi从0升至VDD过程中 M4始终导通,Vi从0升至VDD过 程中,M1比M2先导通,即M1导 通M2截止时,M4处于非饱和状态, M3饱和导通,FN点电位较高, VV M2也导通,即 O≈V DD。 i升高到一定值时 M1和M2都导通且处于非饱和状态, M4处于饱和状态,输出变为低电 平VOL,M3截止。 2、输入电压Vi从VDD降至0过程中 M4始终导通,Vi从VDD降至0过 程中,一开始M1、M2处于非饱和 状态,M4处于饱和状态,M3截止, 输出低电平VOL。 随着Vi的下降,FN点电位升高,M2先迅 速截止,M4处于非饱和状态,V ≈V 。
伪NMOS门提供了一种在CMOS工艺 中模仿NMOS电路的方法,且PMOS 负载没有衬偏调制效应。
由于P型负载管始终是导通的,所以 当N型下拉管导通时,有电流流过这 种门。
n个输入的伪NMOS门有n+1个 MOS管。同完全互补的CMOS相比, 这样实现的门可以有较高的密度。但 对某些输入组合,其速度较低,且直 流功耗较大。
三、动态CMOS逻辑
其核心是一个N型 MOS管的逻辑块,该逻 辑块的输出端由P型 MOS管(预充管)预先充 电到VDD,再由接到VSS 的N型MOS管(求值管) 有条件地放电(也可采用 P型逻辑块,N型MOS 管为预充管,P型MOS 管为放电管) 。 在φ =0时,进行预充电;在φ =1期间,经过N型 MOS管(接地开关管)接通VSS电源的通路。这种门的输 入电容大小和伪NMOS门的一样。由于采用有源开关, 使上升时间缩短。但是串入的接地开关管使下降时间增 加。
8.1 NMOS逻辑结构 一、NMOS或非门电路
当输入都是低电平时,两个驱动管同时截止,电路的工作状态与 耗尽型MOS管负载的NMOS反相器几乎完全一样,输出高电平 电压VOH≈VDD。 当输入中有高电平时,其输出为低电平电压VOL,但在只有一 个管子导通或两个管子都导通时是不同的。若只有一个驱动管 导通,则电路相当于反相器,负载管处于饱和状态,导通的驱 动管处于非饱和状态。 在设计时应考虑的最坏情况是只 有一个驱动管导通时的VOL值。
要得到与反相器相同的VOL值, 与非门每个驱动管所占芯片的面 积应相当于反相器驱动管的两倍。
为了获得与反相器同样的VOL,要求每个驱动管的长 宽比应增大N倍(N为输入端数),但实际上很少应用输 入端数大于三的与非门。对于多输入端的与非门,可以 设计成最靠近输出端的MOS管的尺寸最小,而位置越 靠近VSS端的MOS管尺寸越大,用这种方法可以减小开 关时间。
三、NMOS组合逻辑电路
8.2 CMOS逻辑结构 一、CMOS互补逻辑
Z AB ( D E)C
二、伪NMOS逻辑
为保证正确的开关特性,这种门的设计要包括定出各有比MOS 管的尺寸比。其主要问题和E/D NMOS门一样,每当“下拉电路” 导通时,要产生静态功耗。 在伪NMOS门中,由于输入函数的每一个变量仅用了一个MOS 管,所以,最小的负载可以是一个单位栅极负载。单位栅极负载 就是单位尺寸MOS管的栅极输入电容。而在CMOS门中,每个 输入的电容至少是两个单位栅极负载。
i
精品课件!
精品课件!
作业
8.1、8.2(1)、8.4、8.5
8.4 影响门的电气和物理结构设计的因素
二、衬偏调制效应
在图8.24(a)所示的多输入与非 门中,如果与输出端相连的N型 MOS管的源极电位与衬底的电位 不相等,则该管的开关速度就较 假定输入分别为A、B、C的三个N 慢。 型MOS管最初都是截止的,输入为 D的N型MOS管导通之后又截止,这 将使该管源极的节点电容Cl充电至高 电平。 假设所有的输入后来又同时变为高电平,此时由于输入为D的 MOS管的源极电位仍是高电平,于是,C1通过栅极信号分别为 A、 B、C的各个N型MOS管进行放电,输入信号为D的N型 MOS管才逐渐导通。因此,这个门的下降时间比原来的估计值 为了减小衬偏调制效应的影响,在门电路设计时,应使“内部” 要长一些。 节点的电容尽可能地小。此外,还应考虑到N型MOS管和P型 MOS管的衬偏调制效应是不同的,如果前者较后者严重,则选 用或非结构比较合适。
8.6 传输门逻辑
8.7 RS触发器 触发器是一种双稳态电路,有两个稳定状态,这两个 状态可以用来代表二进制信息l或0。双稳态电路的特点 是只有在外界信号的作用下,它才能由一种稳定状态转 变为另一种稳定状态。 触发器由基本逻辑门电路组成,它是时序电路中最基 本的单元电路。在各种计数器、分频器、移位寄存器等 功能电路中都要用到触发器。 根据电路结构和工作方式的不同,触发器可分为RS 触发器、D触发器、JK触发器和施密特触发器。