EDA复习_15上

EDA原理及应用复习题重概念，重基础，原理，程序、画图题型：一、问答题二、PLD三、VHDL程序改错四、VHDL程序分析理解程序理解题（画图）、仿真填空。

五、VHDL程序设计电路—〉程序、状态机设计重要知识点：PLD：简单PLD编程原理；查找表原理；FPGA和CPLD的可编程是主要基于什么结构？特点？选用原则。

基于EDA的电子系统设计：设计流程，综合、时序仿真和功能仿真。

VHDL基本语法：标识符、数字表示；程序结构：实体与结构体两部分组合逻辑电路、时序电路、状态机设计并行语句、顺序语句；IF语句、进程语句；数据类型：信号、变量；层次化设计：元件例化、函数、过程；程序包；IP核知识。

VHDL程序改错看懂程序！！进程中的信号、变量区别？运算符重载？问答题写出FPGA，CPLD和LPM的中英文全称。

FPGA－Field Programmable Gate Array. 现场可编程门阵列CPLD－Complex Programmable Logic Device 复杂可编程逻辑器件LPM－Library of Parameterized Modules 参数可设置模块库EDA的中文含义是指电子设计自动化，LPM的中文含义是指参数可定制宏模块库。

EDA、VHDL、FPGA、Synthesis、RTL、LUT、SOPC、SOC、EABVHDL语言是一种结构化设计语言；包括实体与结构体两部分，实体描述器件的外部特性，结构体描述器件的内部功能VHDL设计实体的基本结构由库、程序包、实体、结构体和配置组成；其中，结构体描述器件的内部功能。

在VHDL的端口声明语句中，端口方向包括哪些？VHDL的端口方向包括IN（输入）、OUT（输出）、INOUT（双向）、BUFFER（具有读功能的输出）。

在VHDL的端口声明语句中，用INOUT声明端口为输入输出双向，用OUT声明端口为输出方向。

说明实体端口模式INOUT和BUFFER的不同之处。

INOUT是双向模式，信号是双向的，既可以进入实体，也可以离开实体。

BUFFER是缓冲模式，是具有读功能的输出模式，不允许作为双向端口使用。

EDA的设计输入通常有图形输入、文本输入和波形输入等基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。

画出Quartus II的设计流程图。

EDA工具大致可以分为设计输入编译器、仿真器、HDL综合器、适配器以及下载器等五个模块。

将硬件描述语言转化为硬件电路的重要工具软件称为HDL综合器。

EDA工具中，将硬件描述语言转化为硬件电路的重要工具软件称为HDL综合器；适配器又称布局布线器，其任务是完成系统在器件上的布局布线。

电子系统设计优化，主要考虑提高资源利用率减少功耗，即面积优化，以及提高运行速度的速度优化。

电子系统设计优化，主要考虑面积优化和速度优化，速度优化的方法主要有：流水线设计、寄存器配平和关键路径法。

IP核在EDA技术和开发中具有十分重要的地位；硬IP为提供设计的最终产品--掩膜；固IP为以网表文件的形式提交用户，完成了综合的功能块；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为软IP。

IP核在EDA技术和开发中具有十分重要的地位；从IP核的提供方式上，通常将其分为软IP、固IP和硬IP；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为软IP。

不完整的IF语句，其综合结果可实现时序逻辑电路。

语句if clk’event and clk = ‘0’ then……描述的是时钟下降沿的检测。

VHDL 中合法的标识符表示？关于VHDL 中的数字，以下数字中最大的一个：①；错误表述的是⑤。

① 2#1111_1110# ② 8#276# ③ 10#170# ④ 16#E#E1 ⑤ 16”01”;进程中的信号赋值语句，其信号更新是在进程的最后完成；变量的更新是按顺序完成。

应用开发中选用FPGA 或CPLD 应考虑哪些因素？ 需考虑因素如下：1) 内部结构不一样：CPLD 早出来,是基于乘积式的；FPGA 晚出来,是基于查表式的。

2) FPGA 就需要配置芯片(譬如FLASH)，CPLD 不要。

3) FPGA 门电路数量通常比CPLD 多。

4) CPLD 内部延时固定，FPGA 内部延时不固定(在几ns 之间变化)。

5) 两者各有各自发挥的优势：如果用于实现组合逻辑多用CPLD ，用于实现时序逻辑多用FPGA 。

6) 价格、功耗等方面。

简述Mealy 型状态机和Moore 型状态机的主要不同之处。

Ｍoore 型状态机的输出只是当前状态值的函数，并且只在时钟边沿到来时才发生变化。

Mealy 型状态机的输出是当前状态和所有输入信号的函数，它的输出在输入变化后立即发生，不依赖时钟的同步。

波形仿真的目的是什么？如何确定输入波形？ 仿真的目的是验证设计和预期是否相符。

输入波形应与实际要求尽可能相同，要验证所有可能的输入状态。

选择合适的周期与脉冲个数。

画出半加器h_adder 的逻辑功能真值表并写出so 、co 的逻辑表达式。

so=b a =a ⊙b ; co=a •b1. 写出下面电路的输出逻辑关系式，并说明该电路完成什么功能？解答：1110100A A F A A A A F =+=该电路完成半加器功能。

2．说明用查找表实现右边的逻辑关系式的原理。

解答：以ABCD 为地址将F 的值写入SRAM 中（如下表），每输入一组ABCD 信号进行逻辑运算就相当于输入一个地址进行查表，找出地址对应的内容输出，在F 端便得到该组输入信号逻辑运算的结果。

VHDL程序分析理解程序理解题（画图）、仿真填空或画出仿真输出波形。

计数器、优先编码器、译码器、移位寄存器的VHDL描述?组合逻辑电路、时序电路、状态机设计六、VHDL程序设计电路—〉程序；状态机设计。

例程：1. 下面程序是一个10线－4线优先编码器的VHDL描述。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder ISPORT ( din : IN STD_LOGIC_VECTOR(9 DOWNTO 0);output : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF CODER ISSIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (DIN)BEGINIF (din(9)='0') THEN SIN <= "1001" ;ELSIF (din(8)=‟0‟) THEN SIN <= "1000" ;ELSIF (din(7)='0') THEN SIN <= "0111" ;ELSIF (din(6)='0') THEN SIN <= "0110" ;ELSIF (din(5)='0') THEN SIN <= "0101" ;ELSIF (din(4)='0') THEN SIN <= "0100" ;ELSIF (din(3)='0') THEN SIN <= "0011" ;ELSIF (din(2)='0') THEN SIN <= "0010" ;ELSIF (din(1)='0') THEN SIN <= "0001" ;ELSE SIN <= “0000” ;END IF；END PROCESS ；Output <= sin ；END behav;2. 同步递增计数器程序。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Exe_8 ISPORT ( CLK: IN STD_LOGIC;Q: BUFFER STD_LOGIC_VECTOR (7 DOWNTO 0)); END Exe_8;ARCHITECTURE a OF Exe_8 ISBEGINPROCESS(CLK)V ARIABLE QTEMP : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK='1' THENQTEMP:=QTEMP+1;END IF;Q<=QTEMP;END PROCESS;END a;3. 运用VHDL设计带有时钟使能功能的10进制计数器的程序代码。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT( CLK, EN: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT: OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, EN)V ARIABLE CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF EN = '1' THENIF CLK'EVENT AND CLK ='1' THENIF CQI<"1001" THEN CQI:=CQI+1;ELSE CQI:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;IF CQI="1001" THEN COUT<='1';ELSE COUT<='0';ENDIF;CQ<=CQI;END PROCESS;END behav;4. 以下程序是一个BCD码表示0～99计数器的VHDL描述，试补充完整。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all ;entity cnt100b isport( clk, rst, en : in std_logic;cq : out std_logic_vector(7 downto 0); -- 计数输出cout: out std_logic); -- 进位输出end entity cnt100b;architecture bhv of cnt100b isbeginprocess (clk, rst, en)variable cqi : std_logic_vector(7 downto 0);beginif rst = '1' thencqi := (others => …0‟) ; -- 计数器清零复位elseif clk‟event and clk = …1‟ then -- 上升沿判断if en = '1' thenif cqi(3 downto 0) < "1001" then -- 比较低4位cqi := cqi + 1 ; -- 计数加1elseif cqi(7 downto 4) < "1001" then -- 比较高4位cqi := cqi + 16;elsecqi := (others => '0');end if;cqi (3 downto 0) := “0000”; -- 低4位清零end if;end if;end if ;end if;if cqi = “10011001” then -- 判断进位输出cout <= '1';elsecout <= '0';end if;cq <= cqi ;end process;end architecture bhv;5. 仔细阅读下列程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISPORT ( DATAIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK, RST: IN STD_LOGIC;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END MOORE1;ARCHITECTURE BEHAV OF MOORE1 ISTYPE ST_TYPE IS (ST0, ST1, ST2, ST3, ST4);SIGNAL C_ST : ST_TYPE;BEGINPROCESS (CLK, RST)BEGINIF RST = '1' THEN C_ST <= ST0; Q <= "0000";ELSIF CLK'EVENT AND CLK = '1' THENCASE C_ST ISWHEN ST0 => IF DATAIN = "10" THEN C_ST <= ST1;ELSE C_ST <= ST0;END IF; Q <= "1001";WHEN ST1 => IF DATAIN = "11" THEN C_ST <= ST2;ELSE C_ST <= ST1;END IF; Q <= "0101";WHEN ST2 => IF DATAIN = "01" THEN C_ST <= ST3;ELSE C_ST <= ST0;END IF; Q <= "1100";WHEN ST3 => IF DATAIN = "00" THEN C_ST <= ST4;ELSE C_ST <= ST2;END IF; Q <= "0010";WHEN ST4 => IF DATAIN = "11" THEN C_ST <= ST0;ELSE C_ST <= ST3;END IF; Q <= "1001";when others => c_st <= st0;END CASE;END IF;END PROCESS;END BEHA V;6. 试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0);CIN : IN STD_LOGIC;COUT : OUT STD_LOGIC;S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS <= (…0‟ & A) + (…0‟ & B) + CIN;S <= TS(7 DOWNTO 0);COUT <= TS(8);END ONE；7. 根据原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d : IN STD_LOGIC;dout : OUT STD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1: PROCESS(clk)BEGINIF rising_edge(clk) THENTmp <= d;dout <= tmp;END IF;END PROCESS P1;END bhv;8. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC;C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR ISSIGNAL TA : STD_LOGIC;BEGINPROCESS (A, CLK)BEGINIF CLK‟EVENT AND CLK = …1‟ THENTA <= A;B <= TA;C <= A AND TA;END IF;END PROCESS;END BEHA V;2. 已知状态机状态图如图a所示，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL 有限状态机描述。