Xilinx FPGA 设计中的跨时钟域问题
FPGA跨时钟域亚稳态研究
有时序要求 。 “ 建立时 间” （ ｅ ｕ 和 复杂 化 ，只 要系 统 中存 在跨 时钟 产 生亚 稳 态 ，此 时 触发 器 输 出端 Ｑ Ｓｔｐ
ｔｍ ）是指在时钟沿到来之前 ，触发 域 ，亚稳态就是无法避免的，因此设 在有 效 时钟 沿之后 较长 时间处于 不 ｉｅ
器输 入信号 必须保 持稳 定 的时间 。 计 的电路首先要减少亚稳态导致错误 确定状态 ，在这段时间 内Ｑ 端产生毛 “ 保持时间 ” （ｏ ｄ ｔ ｍ ）则是指 的发生，其次要使系统对产生的错误 刺并 不断振 荡 ，最 终 固定在某一 个 Ｈ ｌ ｉｅ
即所有时钟寄存器 的时钟共享一个时 的建立 时间Ｔ Ｕ Ｓ ）之 前保 持 稳 定 ，
２ ２亚稳态分析 ． 跨 时钟异 步输入信 号可 以在任
并且 持续 到时钟沿 之后 的某段 时 间
（ 寄存 器 的保 持 时间Ｔ ）之后 才 能 何 时间 点翻转 ，它与下 级 同步采样 ｈ
辑器件 内采用多个时钟，且核心模块 改变 。寄存器 的输 入反 映到输 出则 信 号没有 必然联 系 。此 外 ，在 数据
在 时钟 沿之 后 ，信 号必 须保 持稳定 不敏感。前者要靠 同步来实现 ，而后 值 ，这 个值 不一定 等于 原来数据 输 的 时间 。这 些指标 通常 比较保 守 ， 度 ）环 境下 时序各 有差异 的情 况 。 如果一个设计满足 了这些 时序要求 ， 则 触发器 出现 错误 的可是一 个不 ｅ ｉ
Ｆ Ｇ 设计 中，要 减少亚稳 态导 正确 定 的稳 态值 。也就 是说这 种处 ＰＡ
定状态 ，就会导致系统混乱 。
致 的错误 并使系 统对产 生 的错 误不 理方 法不 能排 除采 样错 误 的产 生 。
亚 稳态 的危害 主要是 破坏 系统 敏感 ，就要 正确 定义和处 理Ｆ Ｇ 内 Ｐ Ａ 这 时就要 求所 设计 的系 统对采 样错
cpu与fpga跨时钟域数据交换的实现问题
munitis#1楼主：cpu与fpga跨时钟域数据交换的实现问题[精华]ARM与fpga（cyclone）之间进行数据传输，这应该属于跨时钟域的范畴，CPU与fpga之间采用三总线的方式进行连接，而CPU连接fpga的数据线、地址线、控制线进入fpga内部就属于异步信号了，该如何考虑呢？我看过一些关于跨时钟域的文献，上面说对于数据交换，实现方法有握手和fifo两种，我想，双口RAM是不是也算一种？另外，我看跨时钟域数据交换，都涉及到两侧的时钟信号，而对于CPU的三总线，并没有输出什么时钟信号，时钟输出是不是必须的呢？问题比较多，不知道说明白没有，请指教一二，谢谢了！riple #2这个问题，基本上很难。
开个玩笑，原理上简单，实现起来有许多要注意的地方，但是不难。
一个提示：从你使用的ARM芯片数据手册的接口时序图入手。
FPGA中的处理方法是可以改的，而接口时序是一定要遵守的。
泛泛而谈很难，把你的芯片接口时序图贴上来吧，主要是寄存器读、写时序，如果用到DMA的话，应该还有DMA读写的时序图。
munitis #3上面是ARM读写外设的时序图，时钟是CPU的，和fpga的内部时钟是两个时钟域，既需要有ARM写入给fpga 内部的寄存器，又需要有ARM读出fpga内部的值，该如何解决跨时钟域的问题呢？munitis #4ARM与fpga的接口是标准的总线型接口，包括DATA，CS，ADDR，RD，WR，这些信号由CPU的时钟控制，对于FPGA来说是异步信号，在进入FPGA内部是不是需要先进行同步，我看过一些文献，这种总线型的跨时钟域，是不能用多个同步器进行同步的，采用的方法有握手信号和FIFO，是不是这样的呢？riple #5我们一步一步来，先实现基本功能，然后优化性能。
第一、我觉得处理这样的接口，采用异步方式比较好。
因为同步接口对FPGA外部电路和内部配置的要求都比较高。
异步接口只要给出充分的时间，外部电路不存在信号完整性问题就很好解决。
关于FPGA设计中多时钟域和异步信号处理有关的问题
有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。
换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。
虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实。
FPGA时常需要在两个不同时钟频率系统之间交换数据，在系统之间通过多I/O接口接收和发送数据，处理异步信号，以及为带门控时钟的低功耗ASIC进行原型验证。
本章讨论一下在FPGA设计中多时钟域和异步信号处理有关的问题和解决方案，并提供实践指导。
这里以及后面章节提到的时钟域，是指一组逻辑，这组逻辑中的所有同步单元（触发器、同步RAM块以及流水乘法器等）都使用同一个网络作为时钟。
假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。
假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。
图1：双时钟域设计平时我们在设计中遇到的门控时钟、衍生时钟以及事件驱动的触发器都可归为时钟域类别。
如图2所示，通过一个简单门控时钟创建了一个新的时钟域。
我们知道，这类时钟控制在FPGA设计中并不被推崇（可以使用时钟使能替代时钟门控），然而它却非常有利于我们理解时钟域这一概念。
本章我们将着重详细讨论以下主题：•两个不同时钟域之间传输信号。
•亚稳态的产生以及对设计的可靠性的影响•通过相位控制避免亚稳态•在时钟域之间传输单个信号，将信号打两拍•使用FIFO在时钟域之间传输多位数据•使用分区同步器模块提高设计的组织架构•处理ASIC验证原型里的门控时钟•建立一个单时钟模块•自动门控移除图2：通过门控时钟创建的时钟域一、跨时钟域设计中包含多时钟域，首先要解决的是在不同时钟域之间传输信号的问题。
信号跨时钟域传输将会是一个大问题，原因如下：1、信号跨时钟域传输产生的故障总是不太容易复现。
信号跨时钟域问题分析及验证方法研究
摘 要 ：航 天 用 Ｆ Ｐ ＧＡ设 计 复 杂 度 越 来 越 高 ， 其 表 现 之 一 就 是 设 计 中存 在 多 个 时 钟 域 ， 当信号 从 一个 时钟 域进入 另
一
个时钟域 ， 即 不 同 时 钟 域 之 间发 生 数 据 交 互 时 ， 就 会 带 来 信 号 跨 时 钟 域 产 生 的 亚 稳 态 问题 （ Ｃ Ｄ Ｃ 问题 ） 。亚 稳 态 问
Ｍ ｉ ｃ ｒ ｏ ｙ
航 天计 算 机 与微 电子 ２ ０ １ ６年 学 术 年 会 论 文 精 选
信号跨 时钟域 问题分析及验证方 法研究
王 菲， 张 莎莎， 王 茜
（ 中 国航 天科 技 集 团公 司第 九 研究 院第 七 七一 研 究 所 ， 陕西 西安 ７ １ ０ １ １ ９ ）
中 图 分 类 号 ：Ｔ Ｎ ７ １ ０
文 献 标 识 码 ：Ａ
Ｄ ＯＩ ： １ ０ ． １ ６ １ ５ ７ ／ ｊ ． ｉ ｓ ｓ ｎ ． ０ ２ ５ ８ — ７ ９ ９ ８ ． ２ ０ １ ７ ． ０ １ ． ０ ｌ １
中 文 引 用 格 式 ：王 菲 ， 张莎 莎 ， 王 茜 ．信 号 跨 时 钟 域 问 题 分 析 及 验 证 方 法 研 究 【 Ｊ ］ ． 电子 技 术应 用 ， ２ ０ １ ７ ， ４ ３ （ １ ） ： ４ ３ － ４ ５， ４ ９ ．
（ ７ ７ １ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｏ ｆ Ｃ ｈ ｉ ｎ ａ Ａ ｅ ｒ ｏ ｓ ｐ ａ ｃ ｅ ， Ｘ ｉ ａ ｎ ７ １ ０ １ １ ９， Ｃ ｈ ｉ ｎ ａ ）
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ：Ｔ ｈ ｅ Ｆ Ｐ ＧＡ ｄ ｅ ｓ ｉ ｇ ｎ ｕ ｓ ｅ ｄ ｉ ｎ ａ ｅ ｒ ｏ ｓ ｐ ａ ｃ ｅ ｉ ｓ ｂ ｅ ｃ ｏ ｍｉ ｎ ｇ ｍｏ ｒ ｅ ａ ｎ ｄ ｍｏ ｒ ｅ ｃ ｏ ｍｐ ｌ ｅ ｘ ，ｗ ｈ ｉ ｃ ｈ ｉ ｎ ｃ ｌ ｕ ｄ ｅ ｓ ｔ ｈ ｅ ａ ｐ ｐ ｅ ａ ｒ ａ ｎ ｃ ｅ ｏ ｆ ｍｕ ｌ ｔ ｉ ｃ ｌ ｏ ｃ ｋ ｄ ｏ ｍａ ｉ ｎ ｉ ｎ ｄ ｅ ｓ ｉ ｇ ｎ ．Ｔ ｈ ｅ ｉ ｓ ｓ ｕ ｅ ｗ ｉ ｔ ｈ ｍｅ ｔ ａ ｓ ｔ ａ ｂ ｉ ｌ ｉ ｔ ｙ ｗｉ ｌ １ ａ ｉ ｒ ｓ ｅ ｗ ｈ ｅ ｎ ａ ｓ ｉ ｇ ｎ ａ ｌ ｔ ｒ ａ ｖ ｅ ｒ ｓ ｅ ｓ ｆ ｒ ｏ ｍ ｏ ｎ ｅ ｃ ｌ ｏ ｃ ｋ ｄ ｏ ｍａ ｉ ｎ ｉ ｎ ｔ ｏ ａ ｎ ｏ ｔ ｈ ｅ ｒ 。 Ａｌ ｔ ｈ ｏ ｕ ｇ ｈ ｔ ｈ ｅ ｍｅ ｔ ａ ｓ ｔ ａ ｂ ｉ ｌ ｉ ｔ ｙ ｅ ｘ ｉ ｓ ｔ ｓ ｗｉ ｄ ｅ ｌ ｙ ，ｉ ｔ ｉ ｓ ｄ ｉ ｆ ｉ ｆ ｃ ｕ ｌ ｔ ｔ ｏ ｌ ｏ ｃ ａ ｔ ｅ ｔ ｈ ｅ ｉ ｓ ｓ ｕ ｅ ｂ ａ ｓ ｅ ｄ ｏ ｎ ｔ ｒ ａ ｄ ｉ ｔ ｉ ｏ ｎ ａ ｌ ｖ ｅ ｉ ｒ ｉｃ ｆ ａ ｔ ｉ ｏ ｎ ｍｅ ｔ ｈ ｏ ｄ ｓ ，ｉ ｎ ｃ ｌ ｕ ｄ ｉ ｎ ｇ ｆ ｕ ｎ ｃ ｔ ｉ ｏ ｎ ｓ ｉ ｍｕ ｌ ａ ｔ ｉ ｏ ｎ ａ ｎ ｄ ｔ ｉ ｍｉ ｎ ｇ ｓ ｉ ｍｕ ｌ ａ ｔ ｉ ｏ ｎ ．Ｔ ｈ ｉ ｓ ｅ ｓ ｓ ａ ｙ ｗ ｉ ｌ ｌ ｐ ｒ ｏ ｐ ｏ ｓ ｅ ａ ｈ ｉ ｅ ｒ ａ ｒ ｃ ｈ ｉ ｃ ａ ｌ ａ ｎ ｄ ｍｕ ｌ ｔ ｉ －ｍｏ ｄ ｅ ｖ ｅ ｒ ｉ ｉ ｆ ｃ ａ ｔ ｉ ｏ ｎ ｍｅ ｔ ｈ ｏ ｄ ｆ ｏ ｒ ｃ ｌ ｏ ｃ ｋ ｄ ｏ ｍａ ｉ ｎ ｃ ｒ ｏ ｓ ｓ ｉ ｎ ｇ ，ｗ ｈ ｉ ｃ ｈ ｐ ｒ ｏ ｖ ｉ ｄ ｅ ｓ ａ ｓ ｔ ｒ ｏ ｎ ｇ ｒ ｅ ｆ ｅ ｒ ｅ ｎ ｃ ｅ ｏｒ ｆ ａ ｎ ａ ｌ ｙ ｚ ｉ ｎ ｇ ｃ ｌ ｏ ｃ ｋ ｄ ｏ ｍａ ｉ ｎ ｃ ｒ ｏ ｓ ｓ ｉ ｎ ｇ ｉ ｓ ｓ ｕ ｅ ．
fpga跨时钟域处理方法
fpga跨时钟域处理方法fpga 跨时钟域处理方法1.什么是FPGA跨时钟域处理？FPGA跨时钟域处理是指在FPGA中处理不同的时钟域的信号，把不同的时钟域的信号转换成成某种特定的格式或者特定算法，以便FPGA 能够处理这些不同的时钟域的信号。
2. FPGA跨时钟域处理的优势（1）更低的功耗，由于时钟频率较低，其功耗比信号时钟频率高的系统低得多。
（2）更高的可靠性，由于时钟频率较低，其硬件的可靠性比信号时钟频率更高。
（3）更快的切换和转换速度，在跨时钟域中，由于只需要处理少量的信号，因而切换和转换的速度会更快。
（4）更小的面积，由于少量的信号需要被转换，相应的FPAG占用的面积也会更少。
3. FPGA跨时钟域处理的实现（1）时间轴划分：第一步是将FPGA转换时钟域中需要处理的信号根据频率分类，并将其根据实际应用场景放置在不同的时间轴上，以便进行后续的处理。
（2）位转换和跨域转换：第二步是将这些处理过的信号转换为不同时钟频率域的信号，这种转换可以采用位级或字节级转换等，以便这些信号能够更好的处理。
（3）中转处理：第三步是将不同时钟频率域的信号做一个中转处理，将其转换成FPGA能够处理的信号，再对每个时钟域上的信号进行处理，完成跨时钟域处理。
4. FPGA跨时钟域处理的应用（1）通信领域：一些通信应用中会存在部分接收信号的处理只能在低频率的时钟域上完成，比如协议及协议解析。
采用FPGA跨时钟域处理，可以有效的提高系统的处理能力。
（2）信号处理领域：有不少信号处理应用一般要求高速处理，这就需要高频率的时钟域；而有些信号处理应用却完全不需要，而FPGA跨时钟域处理可以有效解决这个问题，同时又能提高系统的可靠性。
5.总结FPGA跨时钟域处理是将不同时钟域的信号转换为特定类型或特定算法，以便FPGA能够处理这些不同的时钟域的信号。
它具有更低的功耗、更高的可靠性、更快的切换和转换速度以及更小的面积等优势。
FPGA跨时钟域处理的具体步骤包括时间轴划分、位转换和跨域转换、中转处理等。
vivado跨时钟域约束
vivado跨时钟域约束在FPGA设计中，时钟域的划分和约束是非常重要的一部分。
时钟域的划分可以保证设计的正确性和性能的稳定性，而跨时钟域约束则是确保跨时钟域的数据传输和处理的正确性。
本文将介绍在Vivado中如何进行跨时钟域约束，以及一些常见的问题和解决方法。
在Vivado中，时钟域的划分是通过使用时钟约束和时钟分组来实现的。
时钟约束用于定义时钟的周期和延迟等参数，而时钟分组则用于将设计中的寄存器和逻辑单元划分到不同的时钟域中。
通过合理的划分和约束，可以确保设计在不同时钟域之间的数据传输和处理是可靠的。
在进行跨时钟域约束时，首先需要确定需要进行约束的时钟域。
一般来说，一个设计中会存在多个时钟域，每个时钟域都有自己的时钟信号和时钟周期。
在Vivado中，可以通过时钟分组的方式将不同时钟域中的寄存器和逻辑单元进行划分。
划分时钟域的目的是为了在跨时钟域传输数据时，保证数据在时钟边沿的稳定性和正确性。
一般情况下，跨时钟域的数据传输可以通过使用寄存器来实现。
在Vivado中，可以使用时钟同步模块（CLOCK_SYNC）来实现跨时钟域的数据传输。
时钟同步模块是一种可以在不同时钟域之间传输数据的特殊模块，它可以保证数据在时钟边沿的稳定性和正确性。
在进行跨时钟域约束时，需要使用时钟组（CLOCK_GROUP）来定义不同的时钟域。
时钟组可以将设计中的寄存器和逻辑单元划分到不同的时钟域中，并通过时钟同步模块实现数据的传输和处理。
通过使用时钟组，可以保证跨时钟域的数据传输和处理是可靠的，并且可以避免时钟域间的冲突和不一致。
在Vivado中，可以通过使用时钟组约束语句（CLOCK_GROUP）来定义时钟组。
时钟组约束语句可以指定不同时钟域的时钟信号和时钟周期，并将设计中的寄存器和逻辑单元划分到相应的时钟组中。
通过使用时钟组约束语句，可以确保跨时钟域的数据传输和处理是可靠的，并且可以避免时钟域间的冲突和不一致。
除了使用时钟组约束语句，还可以使用时钟组属性（CLOCK_GROUP_PROPERTY）来定义时钟组的属性。
跨时钟域处理方法
跨时钟域处理方法跨时钟域处理（Cross-ClockDomainProcessing）也被称为跨时钟域通信（CCDC），是一种在不同的时钟芯片或部件间实现通信的方法。
它可以帮助企业减少制造时间，降低成本，提高性能和灵活性，并允许更快地向市场投入新产品。
跨时钟域处理技术可以减少能耗，更有效地为更多的应用程序和处理任务提供高效的解决方案。
它还能减少误码和数据传输失败的可能性，提高系统的可靠性。
跨时钟域处理可以用来支持不同的芯片，例如处理器，存储器，收发器，传感器和控制器，以及他们之间的交互。
在某些情况下，它还可以用来将外部固件与主CPU和内部芯片相结合，以便在主CPU芯片和外部芯片之间传输数据，从而形成更复杂的系统集成解决方案。
跨时钟域处理可以采用端口技术来使不同频率的时钟芯片能够正常工作。
每个芯片都有一个专用端口，它可以产生和接受数据，而不受另一个芯片的时钟频率的限制。
例如，如果一个芯片使用的是200MHz的时钟，而另一个芯片使用的是2GHz的时钟，那么使用端口就可以让这两个芯片能够正常工作，而不用担心后者会干扰前者的时钟。
另一种常用的跨时钟域处理技术是串行总线技术。
它允许多个晶体管和元件在共享的串行总线上通信，而无需考虑他们之间的时钟频率和时差。
这种技术允许用户更容易地访问和控制每个芯片的信号，而无需考虑时钟延时的问题。
最后，要注意的是，跨时钟域处理技术的实施必须保证其精确性和可靠性。
这可能会需要使用适当的补偿和专用控制系统，以确保系统中的所有芯片能够正常工作并保持稳定性，从而实现最佳性能和可靠性。
总之，跨时钟域处理是一种令人印象深刻的技术，可以有效地减少成本，并提高系统性能，提高可靠性和性能。
此外，它还可以帮助更快地推向市场新产品，提高市场竞争力。
企业应该利用跨时钟域处理技术，以更有效的方式来解决问题，实现更多的目标。
跨时钟域问题处理
跨时钟域问题处理在FPGA设计中，不太可能只⽤到⼀个时钟。
因此跨时钟域的信号处理问题是我们需要经常⾯对的。
跨时钟域信号如果不处理的话会导致2个问题：(1) 若⾼频率时钟区域输出⼀个脉冲信号给低频率时钟区域，则该脉冲很有可能⽆法被采样到，⽰意图如下，clk2根本采样不到pulse，但是从原理上来说，低频时钟是⽆法完全去采样⾼频信号的，这⾥⾯⼀定会丢失信息。
这是⽆法避免的。
(2) 亚稳态问题在说明亚稳态之前，我们需要先了解什么是建⽴时间和保持时间建⽴时间：在时钟沿到来前，被采样信号应该提前⼀段时间就进⼊稳定状态，这个时间称为建⽴时间保持时间：在时钟沿到来后，被采样的信号应该保持稳定⼀段时间，这个时间称为保持时间⽽亚稳态就是建⽴时间和保持时间不满⾜导致的。
如下图所⽰，就是建⽴时间不满⾜，造成dout是个不确定值，即亚稳态。
很多新⼈以为亚稳态仅仅是逻辑上的障碍，其实亚稳态是实实在在的电路上的问题。
模拟电路中，三极管主要⼯作在其放⼤区间，⽽在数字电路却是要⼯作在截⾄态。
亚稳态⾮常类似模拟电路中的放⼤态，这个状态将使得器件的输出电流被放⼤，如果这个状态被传递，那么将导致更多的电路处在放⼤电路的⼯作状态中，这将引起巨⼤的电流和功耗，甚⾄烧毁芯⽚，所以，跨时钟域是⼀定会出现亚稳态的，但是我们必须要把亚稳态控制在⼀个很⼩的范围内。
这就是为什么要在其后⾯再⽤⼀个寄存器的原因。
它的功能就是把亚稳态仅仅限制在那⼀个寄存器的⼩区域。
亚稳态会造成严重的后果。
就像将军发命令⼀样，若其发出的是⼀个亚稳态的命令，⼠兵A可能判定这个命令为进攻，⼠兵B可能判定这个命令为撤退，这将引起极⼤的混乱。
解决⽅案：1，握⼿操作（⾼频信号要进⼊低频时钟域）针对问题1中所描述的情况，即快时钟域传递⼀个脉冲信号到慢时钟域，慢时钟域很有可能采样不到该脉冲。
这时就需要采⽤握⼿操作来解决了。
⾸先，快时钟域应该将脉冲信号转换为⼀个持续信号，慢时钟域采样到该持续信号后，返回⼀个反馈信号，告知块时钟域将持续信号拉低。
同步跨时钟域的约束处理
同步跨时钟域的约束处理同步跨时钟域的约束处理是数字设计中一个非常重要的问题，涉及到两个或多个时钟域之间的数据传输。
由于不同的时钟域有各自的时钟频率和相位，因此在从一个时钟域向另一个时钟域传输数据时，可能会出现数据丢失、数据冲突或者不确定状态等问题。
为了解决这些问题，需要进行同步处理。
以下是一些同步跨时钟域的约束处理方法：1. 建立时钟域之间的同步关系：在两个时钟域之间建立同步关系，使得它们之间的数据传输能够有序进行。
常用的同步方法有使用FIFO（先进先出）队列、使用双缓冲区、使用握手协议等。
2. 避免数据冲突：在跨时钟域的数据传输中，如果接收端无法及时接收数据，可能会导致数据冲突。
为了避免这种情况，可以采用以下方法：* 使用具有足够缓冲区的FIFO队列，以容纳接收端暂时无法处理的数据。
* 使用双缓冲区技术，将接收端的数据存储在两个缓冲区中，以避免在一个缓冲区中积累过多的数据。
* 在数据传输前进行握手协议，确保接收端准备好接收数据。
3. 消除不确定状态：在跨时钟域的数据传输中，由于时钟域之间的时钟频率和相位可能不同，可能会导致数据状态不确定。
为了消除这种不确定状态，可以采用以下方法：* 使用分频或倍频技术，使得发送端和接收端的时钟频率相同或相近。
* 使用同步器或去抖动器，将接收端的数据同步到发送端的时钟域中。
4. 考虑时序约束：在数字设计中，时序约束是非常重要的。
在进行跨时钟域的约束处理时，需要考虑时序约束，以确保数据传输的正确性。
例如，在建立FIFO队列时，需要考虑读写时序的约束；在使用同步器或去抖动器时，需要考虑信号传输的时序约束等。
综上所述，同步跨时钟域的约束处理是数字设计中一个非常重要的问题，需要进行综合考虑和处理。
FPGA_跨时钟域
跨时钟域4.1跨时钟域处理（20160620）时钟对于FPGA就像我们的心脏，时刻控制着“跳动”的频率以及“血液”的流速；时钟域好比通过心脏的血液血型，不同血型的血液会产生排斥作用。
在设计中建议时钟越少越好，好比于人有两个甚至更多的心脏，其内脏工作将会多么混乱。
但是某些情况下多时钟又不可避免，比如从FPGA外部输入的数据，其自带有个随路时钟，数据终归要在FPGA内部时钟域下处理，这来自外部的“血液”如何处理才能与内部的“血液”融合呢？配对及转换工作则是必不可少的，这就引入本节的主题：跨时钟域处理（Clock Domain Crossing）：跨时钟域处理需要两方面的工作：1、设计者处理；2、FPGA工具（Vivado）处理。
1.设计者处理首先讲解一下如果不进行跨时钟域处理，会出现什么问题呢？如图1所示路径，QA属于CLKA时钟域的数据输出，另一个时钟CLKB去捕获节点REG A 的输出QA，假定CLKA与CLKB是异步时钟，它们之间的相位并不固定，因此捕获过程中可能会出现建立冲突（setup violation）和保持冲突（hold violation），如图2所示，左右分别为发生建立冲突和保持冲突的情况。
图1图2当冲突出现时（我感觉整个人都不好了），会发生什么事情呢？在发生建立冲突或者保持冲突，捕获节点（REG B）会处于一个不定的状态，正常的状态是高电平或者低电平，而此时的状态停留在高电平和低电平的中间，无效的电平X，称这个状态为亚稳态。
如图3所示，捕获节点输出保持在亚稳态，可能在整个时钟周期内都保持在亚稳态，由于不正确的状态，其后连接的逻辑在功能实现上就会出现问题，比如一个判断信号上升沿的逻辑，通常判断D==HIGH&&D_PREV==LOW（D为信号当前电平状态，D_PREV为信号上个时钟的电平状态）是否成立，而发生亚稳态时则D_PREV==X，这个上升沿将会错过。
因此，加入跨时钟域处理设计是必须的。
跨时钟域信号处理
跨时钟域信号处理跨时钟域信号处理是一种在不同时钟频率下进行信号处理的技术。
在现代电子系统中，不同模块和设备可能使用不同的时钟频率来进行操作，这就导致了时钟域不一致的问题。
在这种情况下，如果直接将一个时钟域下的信号传递到另一个时钟域进行处理，就会出现时序错误和数据损坏的情况。
因此，跨时钟域信号处理的目标就是解决这个问题，确保不同时钟域之间的信号能够正确传递和处理。
在跨时钟域信号处理中，常用的方法是使用时钟域转换器。
时钟域转换器是一种特殊的电路，它可以将一个时钟域下的信号转换成另一个时钟域下的信号。
具体来说，它会根据两个时钟之间的相对频率差异，对输入信号进行缓存和同步，然后在输出时钟域下进行处理。
这样就可以确保信号在不同时钟域之间的正确传递和处理。
为了实现跨时钟域信号处理，需要考虑以下几个方面。
首先，需要确定不同时钟域之间的时钟频率差异。
这可以通过时钟频率计数器或者其他相应的工具来实现。
其次，需要设计合适的时钟域转换器电路。
时钟域转换器的设计需要考虑时钟域之间的相对频率差异，以及信号在时钟域之间传递的时序要求。
最后，需要在实际系统中进行验证和测试。
这可以通过使用仿真工具或者实际硬件来实现。
跨时钟域信号处理在现代电子系统中具有重要的应用。
例如，在通信系统中，不同模块之间可能使用不同的时钟频率来进行数据传输和处理。
在这种情况下，跨时钟域信号处理可以确保数据在不同模块之间的正确传递和处理。
另一个例子是在多核处理器中，不同核心之间可能使用不同的时钟频率来进行计算。
跨时钟域信号处理可以确保数据在不同核心之间的正确传递和同步。
跨时钟域信号处理是一种重要的技术，可以解决不同时钟域之间的信号传递和处理问题。
通过合适的时钟域转换器设计和验证，可以确保信号在不同时钟域之间的正确传递和处理。
跨时钟域信号处理在现代电子系统中具有广泛的应用，可以提高系统的可靠性和性能。
跨时钟域信号同步解决方案
跨时钟域信号同步解决⽅案为了确保拥有多个异步时钟域的系统级芯⽚（SoC）能够可靠运⾏，设计⼈员必须使这些跨越了多个域的时钟和数据信号保持同步。
尽管这并不属于新提出的要求，但随着多时钟域越来越常见和复杂化，使得这⼀要求具备了新的重要意义。
⼤规模集成加上对性能的严格要求以及频率调节都导致在许多不同频率下发⽣了很多时钟域跨越现象－就像⼀场数字化的“完美风暴”。
跨时钟域（CDC）问题会以许多种形式出现，其评估难度相当⾼。
幸好，Synopsys DesignWare库产品提供了许多卓越的CDC解决⽅案，这些⽅案应⽤简便，设计⼈员只需掌握在何时以及何处应⽤它们即可。
本⽂解释了在时钟和数据信号从⼀个时钟域跨越到另⼀个时钟域时所发⽣的许多类型的同步问题。
在任何情况下，本⽂所包含的问题都涉及到相互异步的时钟域。
随着每⼀个问题的提出，本⽂将概述⼀个或多个DesignWare解决⽅案。
这些主题和解决⽅案包括：●基本同步—DW_sync●临时事件同步—DW_pulse_sync, DW_pulseack_sync●简单数据传输同步—DW_data_sync, DW_data_sync_na,DW_data_sync_1c●数据流同步—DW_fifo_s2_sf, DW_fifo_2c_df,DW_stream_sync●复位排序—DW_reset_sync●相关时钟系统数据同步—DW_data_qsync_hl,DW_data_qsync_lh1基本同步问题当来⾃⼀个时钟系统的信号将⽤作另⼀个与其不同步的时钟系统的输⼊时，就需要对信号进⾏同步以达成。
⽽不进⾏同步就⽆法达成时序收敛。
图1所⽰为采⽤⼀个单寄存器来同步⾄⽬的时钟域的异步输⼊。
伴随这种⽅法会出现的⼀个问题是，当⼀个触发器的数据输⼊处于逻辑0⾄逻辑1之间的过渡过程当中时，发给这个触发器时钟信号时有可能产⽣亚稳态现象。
亚稳态现象也有可能发⽣在触发器的建⽴时间或保持时间出现违反现象时。
vivado跨时钟域约束
vivado跨时钟域约束Vivado是一款由Xilinx公司开发的集成电路设计工具，用于设计和实现FPGA（现场可编程门阵列）和SoC（片上系统）等数字电路。
在FPGA设计中，时钟域划分和时钟约束是非常重要的步骤，特别是在跨时钟域的设计中。
跨时钟域设计是指在一个FPGA设计中存在多个时钟域，不同的时钟域之间存在时序约束和时钟域间的数据传输。
由于不同时钟域之间的时钟频率和相位存在差异，因此需要进行跨时钟域约束来确保数据的正确传输和时序的满足。
在Vivado中，可以使用set_clock_groups命令来定义时钟组，以及使用set_false_path和set_multicycle_path等命令来设置跨时钟域约束。
我们需要将不同的时钟信号分组，形成时钟组。
在时钟组中，所有时钟信号都需要满足相同的时钟约束。
我们可以使用set_clock_groups命令来定义时钟组，如下所示：set_clock_groups -asynchronous -group {clk1 clk2 clk3}上述命令表示将clk1、clk2和clk3形成一个时钟组，并且时钟之间是异步的。
这意味着在时钟组中的时钟之间不需要保持任何特定的时序关系。
除了时钟组的设置，还需要设置跨时钟域的路径约束。
在跨时钟域的设计中，数据的传输需要经过时钟域边界，因此需要设置路径约束来确保数据的正确传输。
在Vivado中，可以使用set_false_path命令来设置不需要进行时序分析的路径，如下所示：set_false_path -from [get_clocks clk1] -to [get_clocks clk2]上述命令表示将clk1到clk2之间的路径设置为false path，不进行时序分析。
这样可以避免时序分析器对这条路径进行时序优化，从而减少时序分析的复杂性。
除了set_false_path命令，还可以使用set_multicycle_path命令来设置跨时钟域的多周期路径。
跨时钟域信号处理方法
跨时钟域信号处理方法跨时钟域信号处理方法是在多个时钟域之间进行数据传输和处理的技术。
由于不同的时钟域可能存在时钟频率不同、时钟相位不同或是时钟源不同等问题，因此在进行跨时钟域信号处理时需要采取一些方法来解决时钟不一致性所带来的问题。
一种常见的跨时钟域信号处理方法是采用异步通信协议。
在异步通信中，发送方和接收方的时钟是相互独立的，它们之间并没有直接的时钟连接。
发送方会在数据中插入同步标志符号来指示数据的开始和结束。
接收方会通过检测这些标志符号来进行数据的同步和处理。
异步通信协议的优势是简单、灵活，能够适应不同时钟频率的情况。
然而，由于异步通信协议中不同时钟域之间没有严格的时钟同步，可能存在数据传输不可靠的问题，因此需要采取一些措施来保证数据的可靠性。
另一种跨时钟域信号处理方法是采用同步通信协议。
在同步通信中，发送方和接收方的时钟是相同的或有严格的时钟同步。
发送方会按照时钟周期发送数据，在接收方的时钟周期内进行数据采样和处理。
同步通信协议的优势是能够提供更高的数据传输可靠性，但是对于时钟频率差距较大的情况可能需要额外的时钟域转换电路来进行同步。
除了采用异步通信和同步通信协议外，还可以采用一些时钟域转换的方法来解决跨时钟域信号处理的问题。
一种常见的时钟域转换方法是使用FPGA（现场可编程门阵列）来进行时钟域转换。
FPGA可以实现多个时钟域之间的数据传输和处理，并且可以根据需要进行时钟频率转换和时钟域切换。
此外，还可以采用缓冲器、锁相环等电路来解决时钟不一致性所带来的问题。
总之，跨时钟域信号处理是一个复杂的问题，涉及到时钟频率、时钟相位和时钟源等多个方面的考虑。
通过采用异步通信协议、同步通信协议以及时钟域转换等方法，可以有效地解决跨时钟域信号处理的问题，提高数据传输的可靠性和性能。
xilinx 跨时钟域设计 概述及解释说明
xilinx 跨时钟域设计概述及解释说明1. 引言：1.1 概述跨时钟域设计是现代电路设计中一个重要且复杂的问题。
在集成电路中，不同的模块可能会使用不同频率的时钟信号进行操作，这就导致了时钟信号之间存在着不同的域。
在进行数据传输或者协同工作时，跨越不同时钟域之间的数据传输问题变得非常重要。
1.2 文章结构本文将首先介绍跨时钟域设计的概念和相关背景知识。
接下来，我们将详细讨论为什么需要对时钟域进行划分以及Xilinx跨时钟域设计的意义。
然后，我们将介绍跨时钟域设计的原理与方法，包括同步与异步信号传输方式、锁存器与触发器的使用注意事项以及时序约束设置与优化策略。
此外，我们还会提供一些实际案例来演示Xilinx跨时钟域设计的实践应用和效果展示。
最后，我们将总结文章，并提出对于跨时钟域设计在Xilinx器件中应用前景的展望。
1.3 目的本文的目标是为读者提供关于Xilinx跨时钟域设计相关知识和技术方案，并通过实例和案例展示，帮助读者更好地理解并应用这些技术。
同时，我们也希望引起读者对跨时钟域设计的重视，并认识到其在现代电路设计中的重要性和必要性。
通过本文的阅读，读者将能够掌握Xilinx跨时钟域设计的基本原理与方法，并应用于实际工程项目中，提高电路的可靠性和性能。
2. 跨时钟域设计概述：2.1 什么是时钟域：时钟域是指由一个主时钟信号驱动的一组逻辑电路。
在数字电路设计中，系统通常包含多个时钟域，每个时钟域都有独立的主时钟信号。
由于不同时钟域之间存在着频率和相位差异，因此跨越不同时钟域的信号传输需要特殊的设计策略和技术支持。
2.2 时钟域划分的必要性：在复杂的数字系统中，为了提高系统性能和可靠性，常常需要将整个系统划分为多个独立的时钟域。
这种划分可以使各模块按照不同的时间精度进行操作，并且能够减少信号互联、功耗消耗以及故障引入等问题。
同时，通过合理地划分和管理时钟域，能够降低系统开发复杂度，并确保数据在稳定状态下进行正确传输。
Xilinx中DCM的问题解决方案
Xilinx中DCM的问题解决方案标题：Xilinx中DCM的问题解决方案引言概述：Xilinx是一家知名的可编程逻辑器件（FPGA）制造商，其设计工具套件中包含了许多有用的模块和资源，其中之一就是数字时钟管理器（DCM）。
然而，DCM在实际使用中可能会遇到一些问题，本文将详细介绍Xilinx中DCM的问题解决方案。
一、时钟频率不稳定问题1.1 时钟输入源选择不当1.2 时钟输入源噪声过大1.3 DCM配置错误二、时钟相位偏移问题2.1 时钟输入源的相位不稳定2.2 DCM的相位调整参数设置错误2.3 时钟信号传输线的延迟不一致三、时钟频率偏移问题3.1 DCM的锁定范围设置不合理3.2 时钟输入源频率不稳定3.3 DCM的时钟分频参数设置错误四、时钟抖动问题4.1 DCM的锁定时间过长4.2 时钟输入源的抖动过大4.3 DCM的时钟输出缓冲区选择不当五、时钟相位对齐问题5.1 时钟输入源的相位差过大5.2 DCM的相位调整精度不够5.3 时钟信号传输线的延迟不一致正文内容：一、时钟频率不稳定问题1.1 时钟输入源选择不当：在设计中，应选择稳定、低噪声的时钟输入源，避免使用频率不稳定或噪声过大的时钟信号作为DCM的输入源。
1.2 时钟输入源噪声过大：可以通过添加滤波电路或使用低噪声时钟源来减小噪声。
同时，还可以调整DCM的锁定时间和锁定范围参数，以适应输入源的噪声特性。
1.3 DCM配置错误：在使用DCM之前，应仔细检查DCM的配置参数，确保各个参数设置正确。
特别是锁定时间、锁定范围和时钟分频参数等，它们直接影响到DCM的性能和稳定性。
二、时钟相位偏移问题2.1 时钟输入源的相位不稳定：应尽量选择相位稳定的时钟输入源，并避免在时钟信号传输线上引入过多的干扰和延迟。
相位步进值和相位步进时间等，来减小相位偏移。
同时，还可以使用PLL锁相环来进一步提高相位稳定性。
2.3 时钟信号传输线的延迟不一致：在设计中，应尽量避免时钟信号传输线的延迟不一致，可以采用匹配长度、使用同一种类型的传输线等方法来解决这个问题。
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浅谈XLINX FPGA设计中跨时钟域的同步设计问题
摘要
本文介绍了FPGA设计中的同步设计原则并对FPG A设计中的触发器亚稳态问题进行了阐述本文通过具体的设计实例论证了跨时钟域同步处理的必要性并介绍了一种实现跨时
钟域同步处理的方法和其具体电路
关键字
同步设计异步设计触发器亚稳态时序稳定
一同步设计的原则
尽量使用同步电路避免使用异步电路这句话是电路设计的几个原则之一同异步设计相比同步设计设计出来的电路更稳定可靠在XILINX FPGA设计中时常
有设计人员遇到如下类似的问题
设计的电路升级困难可移植性差也就是说一些原本工作正常的电路移植到高端的FPGA中就根本工作不起来了
设计的电路一致性差同一电路设计每次布线后工作的结果不同
设计的电路时序仿真正常但实际电路上却工作不起来
设计的电路极易受毛刺的干扰
通常这些类似的问题都于电路的异步设计有关
二亚稳态
图1 触发器的亚稳态示意图
对于触发器当时钟沿到来时其输入要求是稳定的这时其输出也是稳定的但假如时钟沿到来时其输入也正在变化即翻转这时触发器会瞬时进入亚稳态通
常触发器对输入信号都有一个建立时间的要求也即setup时间当这一建立时间得
不到满足时触发器也会进入瞬时亚稳态如图1
通常触发器即使进入亚稳态也会很快进入稳态但其输出值是不定的这有可能对使我们设计的FPGA模块尤其是哪些有复杂状态机的模块产生错误的逻辑对于亚稳态问题我们还应明白亚稳态问题并非指输出结果数据的不确定性而是指输出变化的时序不确定性
遵循同步设计的原则有助于解决亚稳态问题使我们设计出稳定可靠的电路模块对于单时钟系统我们可以很方便地设计出稳定易于设计及仿真的同步单一时钟系统但在电信和数据通讯领域中我们设计的系统中往往具有多个时钟往往需要将数据或时序由一个时钟域传到另一个时钟域这类设计的难点在于实现不同时钟域之间数据和时序变化的稳定可靠地传递采用经验证的设计技术可以实现跨时钟域的同步设计进而设计出可靠工作的电路
三跨时钟域的异步设计案例
本人曾经设计过如下几个模块这些模块中的几个子模块分别工作在各自的时钟域
中但在他们之间有着数据和时序的传递在设计这些模块的初始时并没有考虑到跨时钟域时序和数据传递的特殊性使得在系统上使用这些模块时出现过一些较为棘手的问题现把它们列举出来供大家研究
模块一名称:
芯片配置模块模块功能
从平行口接收从PC 机下传的命令和参数产生相应的控制时序完成单板上芯片的配置
模块结构框图
图2 同步处理前芯片配置模块结构框图
各子模块简介
模块A 实现同PC 的平行接口PC 机控制程序通过操作并行口各个引脚把各个参数信息如数据地址信息传递到参数控制总线上并且发出相应的命令如start, write 等命令启动下层模块
模块B 是一个状态机clk 是状态机的主时钟模块B 根据模块A 传来的命令启动相应的状态机完成从参数传递总线上获取参数信息或产生相应的配置时序完成芯片的正确配置
在上图中模块A 中各寄存器都受控于并行口各引脚的状态它们在并行口引脚中stroble 引脚的上跳沿发生状态的迁移可以说stroble 引脚是模块A 的主时钟信号
由上分析得模块A 和模块B 分属于两不同的时钟域时钟域A 和时钟域B
中时钟域A 的主时钟为stroble, 时钟域B 的主时钟为clk 两时钟域的主时钟stroble 和clk 是不相关的它们之间的信号就为跨时钟域A 和时钟域B 之间的信号线其中write 信号线,start 信号线及回馈握手信号线用于实现控制时序的传递而参数传递总线用于实现数据的传递
在如上的设计中没有对跨时钟域的时序控制线进行同步处理在系统使用此模块时出现如下的问题
Parrel port with PC
PC机上芯片配置命令并不能总是成功的启动模块B 中相应的状态机也即PC机上芯片配置命令并不能总是成功地实现芯片的正确配置
芯片配置时序的不稳定性
故障的偶然性故障的不可重复性
模块二
名称:
突发调制器模块
模块功能
完成数据的突发调制
模块结构框图
图3 同步处理前突发调制器模块框图
各子模块简介
模块A 为突发调制器主控模块它的主时钟为CLKA它利用CLKA定时产生周期的Send_data信号去启动模块B中的状态机模块B为突发调制器时序控制模块它的主时钟是从专用调制器芯片送来的TXBITCLK时钟信号模块B根据模块A的触发信号启动相应的状态机产生相应的调制器控制时序专用调制芯片中的DPLL(数字锁相环)根据相应的设置参数以CLKB为参考时钟产生TXBITCLK时钟信号上图中R1R2为跳接电阻通过R1R2不同的焊剂方式可以改变CLKB时钟信号的时钟源在如上的设计中没有对跨时钟域的时序控制进行同步处理在系统使用此模块时出现如下的问题
在R1短接R2断开情况下CLKA时钟信号和CLKB时钟信号共用一个时钟源晶体
A,上述模块工作正常稳定
在R1断开R2短接情况下CLKA 时钟信号的时钟源为晶体A CLKB 时钟信号的时钟源为晶体B 晶体A 和B 是两个独立不相关的晶体这时模块A 和模块B 工作于不同的时钟域(时钟域A 和时钟域B) 它们之间的信号就为跨时钟域A 和时钟域B 之间的信号线Send_data 信号和回馈握手信号线用于实现两时钟域之间控制时序的传递
此时上述模块工作很不稳定模块B 中的状态机经常进入一种未知状态不能产生正确的调制器控制时序
四 跨时钟域的同步设计的方法
经对上述案例仔细地仿真和深入分析后笔者发现作成上述两模块工作不稳定的主要原因是没有按照同步设计的原则对跨时钟域的时序控制信号进行同步处理可以有好几种电路用于实现跨时钟域的时序控制信号的同步处理下面的电路模块Asy_syc 可以用于跨时钟域时序控制信号的同步处理
Asy_in
Syc_clk
Syc_out
Time periphery
图4 Asy_syc 电路原理图
上述电路的时序仿真图如下:
图5 Asy_syc 时序仿真图
由时序仿真图可以看出主时钟Syc_clk 的异步输入信号Asy_in 经该电路后输出同步于主时钟Syc_clk 的Syc_out 信号, 从而实现了异步信号的同步处理
按照同步设计原则利用Asy_syc 模块对上述模块二(突发调制器模块)中跨时钟域的信号线Send_data 进行同步处理同步处理模块示意图如图6经实际电路验证得: 同步处理后突发调制器模块运行可靠稳定
同样按同样的处理方式对上述模块一(芯片配置模块) 中跨时钟域的信号线进行同步处理经实际电路验证得: 同步处理后,
芯片配置模块模块运行可靠稳定
图6 同步处理后突发调制器模块框图
五总结
同步处理模块Asy_syc是一个很好的模块笔者用它和其它的简单模块实现了如下的功能:
1. 上沿同步
2. 脉冲同步
3. 异步系统同步
解决了好多Xilinx FPGA设计中棘手的问题
参考资料
XILINX FUNDATION3.1 TRAINING
跨越异步时钟边界传输数据的解决方案 Peter Alfke。