第8章TMS320C54x系列DSP的体系结构

低位字寄存器AL，而
不是内部或外部的某
一个存储器单元。
8.1.4 在片外设
通用I/O引脚（输入BIO和输出XF） 软件可编程等待状态产生器 可编程块开关模块 定时器 时钟产生器 主机接口（HPI） 串行口
六、主机接口（HPI）
主机接口（HPI）是一个8-bit的并行口(C5402)， 可以用来与一个主机进行连接。
8.1.1 总线结构
C54x结构主要是围绕八条16-bit的总线而 建立的。
程序总线PB：传送从程序存储器取得的指令码 和立即数。
三条数据总线CB、DB和EB：连接各个组成部分。 四条地址总线PAB、CAB、DAB和EAB：传送指令
执行所需要的地址。
系统控制 接口
程序地址产生 逻辑(PAGEN)
C54x的芯片内部包括：
中央处理单元（CPU或DSP核）
片内存储器
串行口 主机接口 其他在片外设 内部总线
CPU DSP 核
主机接口 其他在片外设
ROM RAM 串行接口 时钟
C54x芯片
CPU都是相同的； 都有RAM和ROM； 不同之处在于：片内存储器容量大小、
拥有何种在片外设、供电电压、速度及 封装等 。
TI DSP的发展主流
采用4位数表示的产品型号
TMS320C2xxx TMS320C5xxx TMS320C6xxx
以前产品的升级产品归入新的系列 多DSP核产品：TMS320C8x SoC产品
OMAP平台
OMAP: Open Multimedia Application Platform
改进的哈佛结构； 多级流水线技术； 专用的硬件乘法器； 专用的汇编指令
改进的哈佛结构
哈佛结构：是指处理器具有独立的程序 和数据总线，独立的程序和数据空间。
处理器可以同时对数据和程序空间进行 并行访问，处理速度快。
缺点：外部引脚太多，成品率低。 改进的哈佛结构：DSP芯片内部采用哈
佛结构，外部总线合并为一组。
专用的汇编指令
与硬件系统相对应； 复杂功能用一条单周期指令完成； 指令周期短
一代：160-280ns 二代： 80-200ns 三代：60ns 四代：40-50ns 五代：10-35ns TMS320DM642: 1.39-2ns
8.1 TMS320C54x的体系结构
是定点DSP； 结构优化； 指令功能强； 应用于电信方面，有优越的性能。
哈佛结构
改进的哈佛结构
多级流水线技术
多级流水线技术可以使得DSP能在一个 机器周期内同时对多条指令进行处理。
并行处理的重要手段，加快运行速度。
专用的硬件乘法器
支持单周期的乘法或乘/加法，大大加快 了运算速度；
产品不同，完成的乘法运算不同。
定点DSP：16*16-bit， 浮点DSP：24*32-bit，32*40-bit
第8章 TMS320C54x系列 DSP的体系结构
TI DSP简介
TI公司五代产品： 16位定点DSP处理器，源代码向上兼容
TMS320C1x TMS320C2x TMS320C5x 32位浮点DSP处理器，源代码向上兼容 TMS320C3x TMS320C4x 定点系列和浮点系列的源代码不兼容！
U:ALU
AB MUX
COMP TRN TC
桶形移位器
S
MSW/LSW 选择
E
不同访问使用总线的情况
8.1.2 中央处理单元（CPU）
40-bit算术逻辑单元（ALU） 两个40-bit累加器 桶形移位器 1717-bit乘法器 40-bit加法器 比较、选择和存储单元（CSSU） 指数编码器 数据地址产生单元 程序地址产生单元
进行符号位扩展。
乘/累加单元
来 自 累加 器 A 来 自 累加 器 B
图例: A 累加器A B 累加器B
C CB数据总线 D DB数据总线 P PB程序总线
T T寄存器
至 累 加器 A / B
五、比较、选择和存储单元（CSSU）
加速了Viterbi解码运算，特别适用于数字通 信领域。
Viterbi算法中的加法功能由ALU完成，ALU分 为两个16-bit的加法器，结果送A或B。
代表器件：OMAP5910（C55+ARM9） OMAP3530（C64+ARM9）
Davinci平台
完整的数字媒体开发平台 TMS320DM6446：网络化数字视频编解
码应用（ARM926+C64x+视频处理子系 统）
TMS320DM6443：网络化数字视频解码 应用
C54x DSP主要特征
缓冲单元（ABU）组成； 其中的串行口与C54x的标准型串口功能相
同。
BSP有两种工作模式
标准模式：与C54x标准串口的工作方式 基本一样，ABU是透明的。
自动缓冲模式：BSP自动使用ABU内嵌 式地址产生器进行串口与C54x内部存储 器之间直接的数据传输。
标准 模式
自动缓冲单元是透明的
自动缓 冲模式
AG、BG、AH、BH、AL、BL是存储器映射的寄存 器。
A可以作为乘法器的一个输入。
三、桶形移位寄存器
40-bit桶形移位器的作用是对一些操作进行标 定和标准化。
可以进行031位的左移和016位的右移。
它的输入数据有多个来源。
桶形移位寄存器
T: 从 -1 6至31 ASM(4-0 ):从 - 16至15 指 令 寄存 器 : 从 -16至15或
8.2 TMS320C54x的存储空间组织形式
PC,IPTR,RC, BRC,RSA,REA
数据地址产生 逻辑(PAGEN)
ARAU0, ARAU1 AR0-AR7
ARP,BK,DP,SP
PAB PB
CAB CB
DAB DB
EAB EB
XD MUX
T
TDA Sign ctr
PC D A
Sign ctr
EXP 编码器
AB
A(40)
T AB C D
三、 存储器映射寄存器
CPU寄存器：一共26个，访问时不需要等待状态。 外设寄存器：它们是外设电路中控制和数据寄存
器。 便笺式RAM块（高速暂存器）：包括32字的
DARAM，用于各种高速暂存以避免一个大的 RAM块被分割开。
007FH
例如：CPU发送地址
0008H访问数据空间，
它访问的是累加器A的
主机独享模式（HOM）：只有主机可以访问 HPI存储器，C54x处于复位状态或休眠状态， 其内部和外部时钟全部停止。
8.1.5 串行口
C54x器件有四种类型的串口： 标准型串口（SP） 缓冲串口（BSP） 时分复用串口 （TDM） 多通道缓冲串口（McBSP）
1. 标准串口（SP）
标准 模式
一、算术逻辑单元（ALU）
40-bit的算术逻辑单元（ALU），可进行单周 期的算术逻辑运算。
可当作两个16-bit的ALU来使用，在单周期内 可同时完成两个16-bit的操作。
它的输入端有多种数据来源。
算术逻辑单元（ALU）
移 位 寄存 器 输 出
乘法器 输出
图3-2 ALU的功能框图
图例:
主机接口
其他在片外设
ROM RAM 串行接口 时钟
8.1.3 内部存储器
所有的C54x器件都包含片内的RAM和ROM。 RAM又分为： 双重访问RAM（DARAM） 单次访问RAM（SARAM）
26个CPU寄存器、外设寄存器映射到数据空间。
一、 片内ROM
片内ROM可以作为程序存储器，在某些情况下， 也可以作为数据存储器。
根据 RSR-DRR 传送 产生的 RINT
16 DRR(16) 16
RSR(16)
字节/字 计数器
DR
数据来自百度文库线
(装入)
装载控 制逻辑
16 DXR(16)
装载控 制逻辑
16 (装入)
根据 DXR-XSR 传送 产生的 XINT
(清除) (时钟)
(清除) (时钟)
XSR(16)
字节/字 计数器
FSR
FSX
DX
CLKR CLKX
标准串口传送数据的方式有：
突发模式：传输的数据帧与帧之间存在一些间 隙，即串口上的数据不是连续不断地传输的。
连续模式：初始化脉冲以后，数据帧就以最大 速率进行传输，不再需要后续的FSX或FSR信号。
（1）突发模式
（2）连续模式
二、 缓冲串口（BSP）
缓冲串口是增强型的标准串口； 由一个全双工、双缓冲串行口和一个自动
三、 时分复用串口（TDM）
时分复用是将一个时间间隔划分为许多更 小的时间间隔（称为时隙）；
每一个小间隔就代表了一个通信的通道。
TDM串口的两种工作模式
独立模式：串口的操作与标准串口类似。 多处理模式：可以将多个DSP器件连接形成多
处理机系统。 使用了8个TDM通道，哪一个器件发送、哪一 个或哪些器件从哪个信道接收都可以独立说明。 一个C54x器件最多可与七个其他器件串行通信。
通过HPI接口，C54x和外接主机之间可以交换信 息。
不同的C54x器件有不同类型的HPI接口。
C54x
HPI的两种操作模式
共享访问模式（SAM）：C54x和主机都可访问 HPI存储器。在C54x和主机访问周期发生冲突 的情况下（两个访问同时读或写），主机有优 先权，C54x等一个周期。
器件 0
器件 1
器件 7
(a)
C54x DSP
TDX TDR
TFSX TFSR
TCLKX TCLKR
(b)
TFRM TADD TCLK TDAT
TDAT 数据
TFRM 帧脉冲 TADD 地址 TCLK 时钟
多处理模式的工作过程
在一个特定的时隙里只有一个器件可以驱动 数据和地址线（TDAT和TADD），其他器件（包 括时钟驱动器件）都要对TDAT和TADD线采样以 确定是否当前发送的有效数据要读取。如果一个 器件识别到一个它应该响应的地址，那么该器件 就进行一个有效的TDM读操作，数值从接收移位 寄 存 器 （ TRSR ） 传 送 到 数 据 接 收 寄 存 器 （TRCV）。当TRCV有了一个有效的接收数据并 且可以读取时，就产生接收中断（TRINT）。
来 自 累加 器 A 来 自 累加 器 B
来 自 桶形 移 存 器
图3-6 CSSU硬件框图
六、指数编码器
指数编码器是支持单周期EXP指令的专用硬件 电路；
EXP指令和NORM指令利用指数编码器对累加器 中的内容进行标准化。
来自累加器B 来自累加器A
B
A
EXP 编码器
6
到T寄存器
CPU 或 DSP 核
包含一个引导程序。 可以做成用户定制ROM。
二、 片内RAM
片内DARAM ：分块组织， CPU可以在一个机 器周期内对同一DARAM块进行读和写。
片内SARAM：分块组织，每一块在单机器周期 内只能进行一次读或写访问。
一般总是作为数据存储器，主要是用来存储数据。 也可以作为程序存储器，用来存储程序编码。
S
B(40) Sign ctr
Sign ctr
存储器和 外部接口
外设接口
BAC D Sign ctr
乘法器(17×17) A B 0
分数
MUX
MUX 加法器(40)
ZERO SAT ROUND
MUX A MU B
MUX ALU(40)
说明: A:累加器 A B:累加器 B C:CB 数据总线 D:DB 数据总线 E:EB 数据总线 M:MAC 单元 P:PB 数据总线 S:桶形移位器 T:T 寄存器
A 累加器A B 累加器B
C
CB数 据 总线
D
DB数 据 总线
M MAC(乘法器)单元
S
桶 形 移存 器
T T寄存器 U ALU
二、累加器
39-32
31-16
15-0
AG(BG)
AH(BH)
AL(BL)
保护位
高位字
低位字
保护位（AG和BG图）3作-3 为累运加算器结时构的头区 （Headmargin），用于防止诸如自相关运算时 产生的溢出。
四、 多通道缓冲串口（McBSP）
主要特征： 双工通信； 双缓冲发送寄存器，三缓冲接收寄存器；允许连续数
据传送； 独立的接收和发送帧同步和时钟信号； 直接与工业标准的编解码器、串行A/D、D/A接口； 可产生外部移位时钟或内部可编程的移位时钟； 多达128个信道的接收和发送； 传送的数据字长度可为8、12、16、20、24、32bit；
从 0 至 15
图例: A 累加器AB 累加器B
C CB数据总线 D DB数据总线 T T寄存器
图3-4 桶形移位寄存器功能图
四、乘/累加单元
包括一个17bit17bit的乘法器和一个40-bit 的专用加法器。
在一个流水线周期内可完成乘/累加操作。
可以进行有符号数乘有符号数、无符号数乘无 符号数、有符号数乘无符号数的运算。