第三章存储器

合集下载

数字逻辑与计算机组成原理：第三章存储器系统(1)

A3 0
字线
地0 A2 0 址
译
A1
0码器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止，切断了两根位线与触发器之间的联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电流，读出0。
3)若存储元原存1，A点为高电平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的读操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储

计算机组成原理第三章第2讲 SRAM存储器

SRAM存储器
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根
据信息存储的机理不同可以分为两类：
相对而言静态读写存储器(SRAM)：
• 存取速度快，一般用作Cache

动态读写存储器(DRAM)：
• 存储容量大，一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元：
例1：图3.5(a)是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W 线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期读周期

读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期

存取周期

3.2 SRAM存储器
片选读使能
3.2 SRAM存储器
片选写使能
3.2 SRAM存储器
教材P69
用锁存器实现。需要加电，无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线

地址线：A0-A5，可指定26=64个存储单元数据线：I/O0，I/O1 ，I/O2 ，I/O3
• 行线，列线 • 存储器的字长4位

控制线：读或写存储位元、存储单元、字存储单元、最小寻址单位、最小编址单位。

写入数据：

第三章微机存储器

联机外存储器脱机外存储器
两大类——内存、外存
• 内存——存放当前运行的程序和数据。
– 特点：快，容量小，随机存取，CPU可直接访问。 – 通常由半导体存储器构成 – RAM、ROM
• 外存——存放非当前使用的程序和数据。
– 特点：慢，容量大，顺序存取/块存取。需调入内存后 CPU才能访问。 – 通常由磁、光存储器构成，也可以由半导体存储器构成 – 磁盘、磁带、CD-ROM、DVD-ROM、固态盘
16
读0过程
17
写入数据1的过程
18
写0过程
19
2、存储器芯片的基本组成
20
三、存储器与系统的连接
1、数据线、地址线和控制线的连接

存储芯片通过地址线、数据线和控制线与外部连接。地址线是单向输入的，其数目与芯片容量有关。CPU发出的地址信号，部分使芯片的片选端有效，称为“片选”，部分再选中芯片内部的存储单元实现“字选”。如容量为1024×4时，地址线有10根。

8
2.常用半导体存储器的特点
（1）静态存储器SRAM

用双稳态触发器存储信息。速度快（<5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储Cache。典型SRAM芯片:CMOS RAM芯片6264(8K*8)
14
二、存储器芯片的基本组成
1、基本存储电路静态存储器SRAM存储原理：双稳态触发器保存信息。 T1 通，T2 止存0 ；T1 止，T2 通存1 ；保持信息时，不送地址信号；读出：送地址，发读命令；写入：送地址，送数据发写命令。

计算机组成原理教案(第三章)

3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就确定
可靠性和集成度高，价不能重写格便宜
存储周期存储器带宽
连续启动两次操作所需间隔的最小时间
单位时间里存储器所存取的信息量,
主存的速
度
数据传输速率位/秒，字技术指标节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。当VPP引脚不加高电压时，它只是一个只读存储器。当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指令寄存器，可以实现存储器内容的变更。当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成为只读存储器，称为写保护。

计算机组成原理第三章

1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器（Random Access Memory，RAM）和只读存储器（Read-Only Memory，ROM）。它们各自又有许多不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器往往需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译码器
用16K×8位的芯片采用字扩展法组成64K×8位的存储器连接图。图中4个芯片的数据端与数据总线D0—D7相连，地址总线低位地址A0—A13与各芯片的14位地址端相连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址

第三章内存储器-教案

第三章内存储器一、教学目的：1、了解内存储器的概念和发展、结构和性能指标。

2、掌握内存条的区分、选购和测试。

二、教学重点、难点：掌握内存条的区分、选购和性能测试。

三、教具使用：计算机一台，多媒体幻灯片演示，内存条若干四、教学方法：分析法和问题讨论法，引导学生分析内存条的结构、选购方法，以及如何测试内存条。

五、教学过程：导入：由人的大脑、书、纸张对比引入到内存储器的知识学习。

幻灯片或板书课题：第三章内存储器一、基础知识-认识内存储器提问：仓库对现代化工厂中的流水线的影响？学生看书、思考并回答；教师归纳总结并由仓库的作用引入内存条的工作原理，并进一步介绍内存条的的组成、分类及主要性能参数。

1. 内存条的工作原理（作用）：中转数据2. 内存条的组成：内存条主要由印刷电路板、内存颗粒、SPD芯片、金手指等组成。

3. 内存条的分类和区别讲解主流三种内存条引脚和定位键（缺口）4. 内存的封装和技术指标二、制定选购方案-选购原则及分析提问：计算机运行需要什么类型、多大内存才能够发挥最佳性能？学生思考看书进行回答；教师归纳、引导学生根据计算机实际使用条件确定计算机内存的各项参数，进行进一步的分析和选购。

1. 确定内存容量影响内存容量的要素：操作系统、使用模式、硬件设备和用户类型2. 确定内存带宽应保证内存带宽与主板和CPU前端总线一致3. 确定内存种类和条数根据主板内存插槽（定位键）或说明书确定所需内存条种类；应确保使用的内存条数最少，避免多条内存之间出现兼容性故障，方便内存扩充三、实战：内存储器的选购提问：如何购买内存条？教师引导学生思考，并利用幻灯片介绍各种内存颗粒和内存条的鉴别与选择。

1. 如何识别内存利用幻灯片介绍主要的内存厂商和内存颗粒以及内存编号识别2. 内存质量鉴别方法主要使用观察法查看内存条的质量小结：1. 内存条的组成和颗粒封装2. 内存条的选购原则作业：1. 复习本章知识2. 预习下一章知识3. 完成本章书后的习题和实践。

第三章 AT89S52单片机存储器结构PPT课件

见书P39 表3.2.5
11
3.3 外部存储器及其访问
一、外部程序存储器及访问 1、访问外部ROM所用控制信号
ALE：低8位地址锁存信号； PSEN：读取控制信号； EA:片内、外ROM访问控制信号，EA=1,访问片内；
EA=0，访问片外。 2、访问片外ROM的过程
首先通过地址总线给出地址信号，选中程序存储器该地址的存储单元，然后由PSEN发出读选通信号，在读选通信号的控制作用下，将存储在被选中存储单元中的指令代码读出并送至数据总线，单片机通过对数据总线的访问读取已送至数据总线的指令代码，完成一次对外部程序存储器的访问1过2
3.2 存储器结构
10
3.2 存储器结构
三、特殊功能寄存器SFR AT89S52有128B特殊功能寄存器区，其特殊功能寄
存器有32个，比AT89C51增加11个，比AT89S51增加6 个。
特殊功能寄存器虽与片内RAM高128B地址完全重叠，但在物理上是完全独立的。可以用寻址方式区分：直接寻址访问的是SFR; 间接寻址访问，访问的是数据 RAM。
14
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
15
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
16
3.3 外部存储器及其访问
二、外部数据存储器及访问 1、扩展外部数据存储器的方法
17
3.3 外部存储器及其访问
二、外部数据存储器及访问 2、访问外部数据存储器的时序
5
3.2 存储器结构
一、程序存储器
1）程序存储器结构
8KB Flash存储器，地址0000H～1FFFH，可外扩展

第三章 AT89s52存储器结构

例1 MOVX A，＠DPTR ；外部数据RAM中以DPTR为地址中的内容 ---A 例2 MOV P2，＃20H ；数20H ----P2 MOV R0，＃30H ；数30H ----R0 MOVX ＠R0， A ； A ---- 外部数据RAM中2030H单元

2. 访问外部数据存储器的时序

3. 扩展外部程序存储器的连接方法
P0口 P0.0~P0.7 AT89S52 ALE
EA VCC
D0
74LS373

D7 G
Q0 Q7

P2.0~P2.7
PSEN
P2口
或 EA 0 EA
外部程 A0~A7 序存 A8~A15 储片选 CE 器 OE
D0~D7
图 3.3.1外部程序存储器扩展
表 3.4.3 程序加密位的保护模式
加密位模式 LB1 LB2 LB3 1 2 3 4 U P P P U U P P U U U P 没有程序加密功能禁止在外部程序存储器中执行MOVC类指令读取内部 EA 程序存储器中的指令代码; 被采样并在复位时被锁存；禁止对Flash存储器再编程同模式2，并禁止内部存储器校验。同模式3，并禁止外部存储器的执行。组合加密功能

2. 程序存储器加密的 AT89S 系列 VCC 方法 P2.6 对程序存储器加密需要 P3.6 高电平 RST 根据所希望采取的加密 P2.7 保护模式对3位加密位 P3.7 VPP EA LB1、LB2和LB3进行 XTAL1 编程。编程按照 ALE LB1→LB2→LB3的顺 GND 序按位进行。注意，在 PSEN XTAL2 对各位加密位进行编程时，其控制信号是不同的。图3.4.2为对加密图 3.4.2 加密位编程逻辑电路位编程的逻辑电路图。

计算机总复习知识点整理

第三章存储器1、SRAM读写时序●读过程●写过程2、DRAM读写时序●读过程●写过程3、DRAM刷新方式●原因：DRAM存储位元是基于电容器上的电荷量存储。

整个刷新间隔内，前一段时间用于正常的读/写操作。

而在后一段时间停止读/写操作，逐行进行刷新。

一个存储周期的时间分为两段，前一段时间tM用于正常的读/写操作，后一段时间tR用于刷新操作上述两种方式结合起来构成异步刷新。

●CPU在取指周期后的译码时间内，插入刷新操作。

●有单独的刷新控制器，刷新由单独的时钟、行计数与译码独立完成。

4、存储器容量扩充的方式①位扩展：用几片位数少的存储器芯片，构成具有给定字长的存储器；②字扩展：字扩展是容量的扩充，位数不变。

5、多模交叉存储器一个由若干模块组成的主存储器是线性编址的。

这些地址在各个模块中有两种安排方式:①顺序方式：特点：（优点）某个模块进行存取时，其它模块不工作，某一模块出现故障时，其它模块可以照常工作，通过增添模块来扩充存储器容量比较方便，（缺点）但各模块串行工作，存储器的带宽受到了限制。

②交叉方式：特点：地址码的低位字段经过译码（片选，非门）选择不同的模块，而高位字段指向相应模块内的存储字。

连续地址分布在相邻的不同模块内，同一模块内的地址是不连续的；（优点）对连续字的成块传送可实现多模块并行存取，提高了存储器的带宽。

6、存储器系统的层次结构存储系统的层次结构就是把各种不同容量和不同存取速度的存储器按一定的结构有机地组织在一起；7、缓存的基本工作原理数据交换：♦Cache原理图中，cache的容量为16字，分为4行，每行4个字。

♦拷贝到cache的块的地址存放在一个相联存储器中地址映射以及和主存数据交换机构全由硬件实现，并对程序员透明。

补充：Cache的工作原理是基于程序访问的局部性。

根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。

408计算机组成原理计组存储器真题

知识点概括
1.存储器的分类
2.层次化存储器的基本结构
局部性原理
3.半导体随机存取存储器(1) SRAM; (2) DRAM; (3) Flash.
4.主存储器(1) DRAM芯片; (2) 多模块存储器; (3) 主存与CPU的连
接.
5.外部存储器(1) 磁盘存储器；(2) 固态硬盘SSD.
6.高速缓冲存储器(1) Cache基本原理; (2) Cache与主存之间的映射; (3) Cache中主存块的替换算法；(4) Cache写策略.
7.虚拟存储器
(1) 虚拟存储器的基本概念; (2) 页式虚拟存储器; (3)段
式虚拟存储器；(4)段页式虚拟存储器.
第三章存储器层次结构
1.存储器的分类
2.层次化存储器的
基本结构
调节CPU 和主存间读取速度不匹配的问题缓存CPU 主存辅存
10 ns 20 ns 200 ns ms
增拓主存容量两级存储：
⚫主存-辅存
⚫缓存-主存
局部性原理
⚫RAM⚫ROM
地址复用。

第3章存储器的分段

CPU与存储器之间的任何信息交换，都必须使用20位的物理地址先行，
经地址译码器后形成开门信号，把被访问的存储单元的“门”打开，方能进行数据交换。
在程序设计中，程序员使用的是逻辑地址，而不使用物理地址，这不
仅有利于程序的开发，且对存储器的动态管理也是有利的。一个逻辑地址是由段基值和偏移量（OFFSET）两部分组成，而且都是无符号的16位二
10FFFH
15 页第第 15 页
汇编语言程序设计
第3章存储器的分段
【例】：已知(CS)=1000H，(DS)=4000H，其中代码段大小为1KB，数据段大小为64KB，试画出对应储存器分段的示意图，要求标出首尾地址。
【分析】：对于代码段，由题意，大小 CS 为 1KB ，即对应的偏移地址为 DS ：0H---3FFH，且CS为1000H， SS 则对应的物理地址为： 10000H---103FFH 对于数据段，由题意，大小为64KB，即对应的偏移地址为： 0H---FFFFH ，且 DS 为 4000H ，则对应的物理地址为： 40000H---4FFFFH
有2KB（800H）存储区，堆栈段占有1KB存储区。代码段的区域本可以
为01000H~10FFFH（64KB），由于程序区只需要16KB，所以程序区结束后的第一个小段的首地址就作为数据段的起始地址（05000H）。而数
据段仅需2KB，则数据段结束后的第一个小段的首地址又成为堆栈段的起
始地址（05800H）。这样，代码段和数据段及堆栈段重叠在一起了。注意：每个存储单元的内容是绝对不允许发生冲突的，也就是说，某
0005H
0006H
0004H字单元的内容：
（0004H）=1234H
字单元由两个字节单元组成，其地址采用它的低地址来表示。字存入存储器：低位字节存入低地址单元，高位字节存入高地址单元。

计算机组成原理-第3章_存储系统

存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址和数据信号不能变化；为了保证CS和WE变为无效前能把数据可靠的写入，数据必须提前一段时间在数据总线上稳定存在；而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储元的信息被送到I/O与I/O线上， I/O与I/O线接上一个差动读出放大器，从其电流方向，可以得出所存信息是“1”或“0”。也可I/O或I/O一端接到外部，看其有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯片的容量。

计算机组成原理(第三版)第 3 章存储器及存储系统

16
3.2 主存储器
• 主存储器按其功能可分为RAM和 ROM。
一二随机存取存储器RAM 只读存储器ROM
INFO DEPT@ZUFE HANGZHOU.CHINA
17
一、随机存取存储器RAM
MM
Y0
Bm-1
Y1
……
B0
An-1…A0
M A R
M A D
…
Y2n-2
Y2n-1
…
CS
WE
R/W读写控制电路
INFO DEPT@ZUFE HANGZHOU.CHINA
9
三、存储器的层次结构
1.分级原理：根据程序执行的集中性和局部性原理而构建的分层结构。信息流动分规律为从低速、大容量层次向高速、小容量层次流动，解决速度、价格、价格这三者之间的矛盾，层次间信息块的调度由硬件和软件自动完成，其过程对用户透明。 2.三级存储管理系统： • Cache： • ·采用TTL工艺的SRAM，哈佛结构； • ·采用MOS工艺的SRAM，指令与数据混存，其与内存之间信息块的调度（几十字节）全由Cache控制器硬件完成。 • 主存： • ·ROM常用FROM，E2PROM等构成； • ·RAM常用DRAM构成，RAM和ROM采用统一编码。 • 虚存： • 采用磁盘存储器，主存+OS中的存储器管理软件联合构成，其信息块常用页、段表示，其间的信息块调度由管理软件完成。
字线
数据线 Cd
T
C
单管MOS动态存储器结构
INFO DEPT@ZUFE HANGZHOU.CHINA
29
（2）DRAM存储器
RAS CAS WE OE 定时和控制
4M×4位的DRAM

第三章存储器管理

1．静态重定位是在作业的（）中进行的A. 编译过程B. 装入过程C. 修改过程D. 运行过程正确答案是：【B】解析：重定位过程就是将程序中的逻辑地址转换为处理机可以访问的物理地址的过程。

【归纳总结】编译过程是将计算机高级语言或低级语言转换成机器语言即二进制代码的过程；静态重定位是在程序装入内存时进行的；而动态重定位是在运行过程中再计算地址。

本题的正确答案为B，但是，只要题目略加改动，这类题可以生产很多变化。

22．对外存交换区的管理目标，正确的是A. 提高系统吞吐量B. 提高存储空间的利用率C. 降低存储费用D. 提高换入换出速度正确答案是：【D】解析：操作系统在内存管理中为了提高内存的利用率，引入了覆盖和交换技术，也就是在较小的内存空间中用重复使用的方法来节省存储空间，但是，它付出的代价是需要消耗更多的处理机时间。

实际上是一种以时间换空间的技术。

【归纳总结】从节省处理机时间来讲，换入换出的速度越快，付出的时间代价就越小，反之就越大，大到不能忍受时，覆盖和交换技术就没有意义了。

所以，从提高内存的利用率出发而引入了覆盖和交换技术，为使付出的代价减小，提高换入换出的速度就成了管理外存交换区的主要目标。

33．某一个操作系统对内存的管理采用页式存储管理方法，所划分的页面大小是A. 要依据内存大小而定B. 必须相同C. 要依据CPU的地址结构D. 要依据外存和内存的大小而定正确答案是：【B】解析：页式管理中很重要的一个问题便是页面大小如何确定。

确定页面大小有许多因素，例如进程的平均大小，页表占用的长度等等。

而一旦确定，所有的页面都是等长的。

故选B。

44．引入段式存储管理方式主要是为了更好地满足用户的要求，不属于这一要求的是A. 方便操作B. 方便编程C. 共享和保护D. 动态链接和增长正确答案是：【A】解析：分区管理和分页管理只能采用静态链接。

一个大的进程可能包含很多个程序模块。

对它们进行链接要花费大量的处理机时间，而实际运行时则可能只用到其中的一少部分模块。

计算机组成原理_第三章

第三章存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器集成度高体积小价格便宜易维护速度快容量大体积大速度慢比半导体容量大数据不易丢失按照存储介质分类磁表面存储器激光存储器随机存储器主要为高速缓冲存储器和主存储器存取时间与存储元的物理位置无关 (RAM)按照存取方式分类串行访问存储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关顺序存取器磁带直接存储器磁盘只能读不能写掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写可擦除可编程ROM EPROM :易失性半导体读/写存储器按照可保存性分类存储器非易失性存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照作用分类辅助存储器缓冲存储器控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲存储器主存主机外存1 高速缓冲存储器 2 主存 3 外存CPU 寄存器3.2主存储器3.2.1 主存储器的技术指标1 存储容量字存储单元字节存储单元 2 存取时间字地址字节地址访问写操作/读操作从存储器接收到访问命令后到从存储器读出/写入所需的时间用TA表示取决于介质的物理特性和访问类型 3 存取周期完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间有时还需要重写3.2.2 主存储器的基本结构地址译码器地址 CPUn位2n位存储体主存 m位数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工艺速度很快功耗大容量小 PMOS 功耗小容量大电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式动态MOS 静态存储器SRAM 双极型静态MOS型双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储信息原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线选择存储单元 T7 WY地址译码线 X地址译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通选中该单元T5T6 BWW写入在W W上分别读出根据W W上有加高低电平写1/0 无电流读1/04保持XY 加低电平只要电源正常保证向导通管提供电流便能维持一管导通另一管截止的状态不变称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容根数与单元数据位数相同 9地址线选择芯片内部一个存储单元根数由存储器容量决定7数据线CS片选线选择存储器芯片当CS信号无效其他信号线不起作用 R/W(OE/WE)读写允许线打开数据通道决定数据的传送方向和传送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端数据端A9 A0 入 D3 D0 入/出片选CS = 0 选中芯片控制端 = 1 未选中芯片写使能WE = 0 写 = 1 读电源地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面每面1K 1位每面矩阵排成64行 16列 64 16 64 16 6 行位行译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两级译码一级地址译码选择字线位线二级一根字线和一组位线交叉选择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码以节省内部引线和驱动器如 1K容量存储器有10根地址线单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和驱动器总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通选中该单元Z写入在W W上分别加高低电平写1/0 读出 W W先预充电至高电平断开充电回路再根据W W上有无电流读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平需定期向电容补充电荷动态刷新称动态四管单元是非破坏性读出读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷电平V0 低 “1” C有电荷电平V1 高3工作写入 Z加高电平 T导通读出 W先预充电断开充电回路 Z加高电平 T导通根据W线电位的变化读1/0 4 保持 Z 加低电平单管单元是破坏性读出读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入分时复用提供16位地址数据端 Di 入 Do 出 = 0 写写使能WE 高8位地址 = 1 读控制端行地址选通RAS =0时A7—A0为行地址片选列地址选通CAS =0时A7—A0为列地址电源地线低8位地址 1脚未用或在新型号中用于片内自动刷新地址端动态存储器的刷新1.刷新定义和原因定期向电容补充电荷刷新动态存储器依靠电容电荷存储信息平时无电源供电时间一长电容电荷会泄放需定期向电容补充电荷以保持信息不变注意刷新与重写的区别破坏性读出后重写以恢复原来的信息非破坏性读出的动态M 需补充电荷以保持原来的信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新片内按行刷新刷新一行所用的时间刷新周期存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新刷新 2ms 死区用在实时要求不高的场合2分散刷新用在低速系统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新各刷新周期分散安排在2ms内每隔一段时间刷新一行每隔15.6微秒提一次刷新请求刷新一行 2毫秒内刷新完所有 15.6 微秒行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒刷新请求刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地址译 1 码驱动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程存储单元电路由熔丝相连当加入写脉冲某些存储单元熔丝熔断信息永久写入不可再次改写3.EPROM 可擦除PROM用户可以多次编程编程加写脉冲后某些存储单元的PN结表面形成浮动栅阻挡通路实现信息写入用紫外线照射可驱散浮动栅原有信息全部擦除便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除可在线擦除信息又能失电保存信息具备RAM ROM的优点但写入时间较长 .NOVRAM 不挥发随机存取存储器实时性好可以组成固态大容量存储装置 Flash Memor 闪存集成度和价格接近EPROM,按块进行擦除比普通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统要求扩充后的存储器系统引出线符合微型计算机机的总线结构要求一.扩充存储器位数例1用2K 1位存储器芯片组成 2K 8位存储器系统例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线的一般连接方法和存储器读写时序 1.数据总线与地址总线为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机地址输出数据有效采样数据R/ W 存储器nR/W2.微型机复用总线结构数据与地址分时共用一组总线AD0nD0Di Qi G 地址锁存器nA0nALE R/W 单片机R/W 存储器ALE锁存地址数据有效采样数据地址输出存锁址地AD0n地址输出数据有效采样数据R/W半导体存储器逻辑设计需解决芯片的选用地址分配与片选逻辑信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储器地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑由哪几位地址形成芯片选择逻辑以便寻找芯片为芯片分配哪几位地址以便寻找片内的存储单元存储空间分配4KB存储器在16位地址空间 64KB 中占据任意连续区间芯片地址任意值片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址寻址 A11— A0低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器按字节编址其中 0000H 07FFH为ROM区选用EPROM芯片 2KB/片 0800H 13FFH为RAM区选用RAM芯片 2KB/片和1KB/片地址总线A1 A0 低给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑存储空间分配先安排大容量芯片放地址低端再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻址低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

• 存储层次的性能参数（主存—辅存层次）主存(M1)：容量S1，位价格C1，存取时间TA1。辅存(M2)：容量S2，位价格C2，存取时间TA2。（1）存储层次的平均位价格
C =（C1S1 + C2S2）/（ S1 + S2）
（2）命中率：指所需信息可在M1中找到的概率。 H = N1 /（ N1 + N2），失效率 F = 1- H
(2) 确定芯片的数量及类型
…
…
2片1K×4位
(3) 分配地址线
A15 A13 A11 A10 … A7 … A4 A3 … A0
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
1片 ROM
2K × 8位
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0
最大数量，单位：位/秒或字节/秒。
例2： TM = 500ns，B = 16位，则： BM = 32M位/秒。
• RAM的基本存储元
基本存储元电路是用来存储1位二进制信息的电路，是组成存储器的基础和核心。对于存储元电路的基本要求是：（1）有两种稳定的状态（0或1），且是可逆的。（2）在外部信号的激励下，两种状态能进行无限次的相互转换，且长期存储可靠。（3）在外部信号的激励下，能读出两种稳定状态。
W = Ws= 16k b = 2bs
（共需2片） 16k*4
A13 A0
16k*4 D0 D7
（2）字扩展 W ＞ Ws ，b = bs 。 W = 4Ws 例7：用16k*8位的芯片组成64k*8位的存储器。 b = b s= 8
A15 A14 译码
（共需4片）
A13
CS
16k*8
CS
16k*8
• 存储器分类
（1）按存储介质分：半导体存储器、磁表面存储器、光盘存储器和其它新型材料存储器。（2）按信息的易失性分：易失性存储器和非易失性存储器。（3）按存取方式分：随机读/写存储器、只读存储器、顺序存取存储器、直接存取存储器、相联存储器，快擦型存储器。（4）按在计算机中的作用分：控制存储器、高速缓冲存储器(Cache)、主存储器、辅助存储器。
第三章内部存储器
3.1 存储器概述存储器是计算机系统中的记忆设备，用来存放程序和数据，在计算机中具有十分重要的地位。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器。
3.2 主存储器（SRAM存储器）
一般由RAM和ROM组成，其中RAM占主导地位。主存储器通过地址总线、数据总线、控制总线与 CPU 或其它部件相连。
RAM的基本结构
数据总线
MDR主存ຫໍສະໝຸດ 读写电路读/写控制线CPU 存储矩阵
片选线
MAR
地址总线
译码驱动电路
主存储器的基本操作
（1）读操作将指定单元的地址送地址总线 → 地址译码 → 发读命令 → 将指定单元的内容读出至数据总线。（2）写操作将指定单元的地址送地址总线 → 地址译码 → 将所要写的数据送数据总线 → 发写命令 → 将数据写入指定单元。
1us
刷新周期（128us）
优点：控制简单，主存工作没有长的死区。缺点：主存利用率低，工作速度约降低一倍。（3）异步（集中与分散结合）式刷新
指按芯片行数决定所需的刷新周期数，并分散安排在2ms的最大刷新周期之中。例5：某存储器阵列为128*128，读/写周期为 0.5us，刷新周期为 2ms，则每隔 2ms/128=15.6us 刷新一行（死区缩短为0.5us）。
• SRAM的读/写周期波形图读周期（WE = 高电平）
3.3 主存储器（DRAM存储器）
SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路。 • 单管（MOS）动态存储元电路规定：电容CS上有电荷表示存“1 ”。电容CS上无电荷表示存“0 ”。
根据信息存储的机理不同可以分为两类：静态读写存储器(SRAM)：存取速度快。
动态读写存储器(DRAM)：存储容量大。
• RAM的地址译码方式
半导体存储芯片的译码方式有两种：（1）线选法（一维地址译码）将容量为 S 的存储器分成 W 个字，每个字 b 位，则RAM阵列结构为：W 行 * b 列。字线的数目 W 与地址码位数 n 的关系为： W=2n。优点：结构简单、速度快。缺点：外围电路多、结构不合理、成本高。（2）重合法（二维地址译码）将容量为 W 字 * b 位的RAM，分成 b 个存储片，每片是 W 字 * 1 位。再将每一片中的 W 个字排成 Wx行和Wy列，同时将 n 位地址码按 X 方向和 Y 方向分为2组nX和nY。由 xi ，yi电流重合同时选中b个片中对应存储元（一个b位单元）。
解：
(1) 写出对应的二进制地址码
A15A14A13 A11 A10 … A7 … A4 A3
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
1片 2K×8 … A0 位 ROM 2K×8位 1K×8位 RAM
0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
共需芯片(W / Ws)*(b / bs) = 8 片，分为4个组，每组2片。地址A11A10译码后选中一个组，再由A9 ～ A0选中组内某个单元，进行读/写操作。
• 存储器模块条
存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。
（1）集中式刷新
指在一个刷新周期内，集中利用一段固定时间，依次对存储器逐行进行刷新，在此期间必须停止对存储器的读/写操作。例3：某存储器阵列为128*128，读/写周期为 0.5us，刷新周期为 2ms，则在 2ms内共有4000个读/写周期。其中：用于刷新的读/写周期为128个，所需时间128*0.5=64us

主存中存储单元地址的分配
高位字节地址为字地址低位字节地址为字地址
字地址字节地址
字地址
字节地址
0 4 8
0 4 8
1 5 9
2 6 10
3 7 11
0 2 4
1 3 5
0 2 4
设地址线 24 根若字长为 16 位
按字节寻址 224 = 16 M 按字寻址 8M
若字长为 32 位
N1为访问M1的次数， N2为访问M2的次数。
（3）存储层次的平均存取时间
TA = H* TA1 +（1 – H）* TA2 ， TA2 = TB + TA1 （4）存储层次的访问效率 e = TA1 / TA
例1：CPU 执行一段程序时，访问M1（主存）命中 2000次，访问M2（辅存）命中50 次，已知 M1存取周期为 50ns，主存M2存取周期为 200ns，求主存辅存层次的命中率、平均访问时间和访问效率。
存储器的层次结构（分级）存储层次：指把各种不同存储容量、不同存
取速度的存储器，按照一定的体系结构有机地组织起来，使所存放的程序和数据按层次分布在各种存储器中，以实现计算机系统对存储器大容量、高速度和低成本的要求。
CPU Cache 主存辅存
Cache—主存层次：采用全硬件实现信息交换。信息通路：CPU—Cache—主存 CPU—主存主存—辅存层次：采用软、硬结合的方法实现信息交换。信息通路：CPU—主存—辅存
用于读/写操作或维持周期为3872个，所需时间1936us。
读/写或维持周期序号 0
0.5us
刷新
3871 3872
1
2
3999 0
死区
1
3872个周期（1936us）
128个周期（64us）
刷新周期（2ms）
优点：主存利用率高，控制简单。缺点：在集中刷新状态中不能使用存储器，因而形成一段死区。（2）分散式刷新
R/W 0.5us R/W REF R/W 0.5us 0.5us R/W REF 0.5us
15.6us
15.6us
存储器容量的扩充
单个RAM芯片的容量往往较小，要组成一定容量和一定字长的主存储器，必须用多个芯片进行有机地组合。设主存的容量为：W字*b位，芯片的容量为：Ws字*bs位。（1）位扩展 W = Ws ，b ＞ bs 。例6：用16k*4位的芯片组成16k*8位的存储器。
• 存储芯片与CPU连接存储芯片与CPU连接时特别要注意以下几点：（1）地址线的连接（2）数据线的连接（3）读/写命令线的连接（4）片选线的连接（5）合理选择存储芯片
例9：设CPU有16根地址线，8根数据线，并用MREQ作
访存控制信号（低电平有效）用WR作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片、各种门电路及74LS138译码器。 RAM：1K4，4K8，8K8。 ROM：2K8，4K8，8K8 要求：（1）主存地址空间分配：6000H ~ 67FFH为系统程序区 6800H ~ 6BFFH为用户程序区（2）合理选用上述存储芯片，说明各选几片？（3）详细画出存储芯片的片选逻辑图。
• DRAM的刷新
为了保持DRAM中存储的信息不丢失，必须每隔一定时间（如 2ms）就对存储器中的全部存储电容进行充电，以补充所消失的电荷，维持原存信息不变，这个过程称为刷新。刷新以行为单位，以 16K×1 动态 RAM 为例，共 128行×128 列。每行的字线相通，选中某字线时，所有位均被读出并刷新。通常 2ms 内所有行都必须刷新一次。刷新周期：指从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止所用的时间（一般为 2ms）。常用的刷新方式有三种，一种是集中式，另一种是分散式，第三种是异步式。

第三章 存储器

数字逻辑与计算机组成原理：第三章 存储器系统(1)

最新计算机组成原理第三章课件白中英版

计算机组成原理第三章 第2讲 SRAM存储器

第三章 微机存储器