第三章 存储器
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
用于读/写操作或维持周期为3872个，所需时间1936us。
读/写或维持 周期序号 0
0.5us
刷新
3871 3872
1
2
3999 0
死区
1
3872个周期（1936us）
128个周期（64us）
刷新周期（2ms）
优点：主存利用率高，控制简单。 缺点：在集中刷新状态中不能使用存储器，因而形成一段死区。 （2）分散式刷新
W = Ws= 16k b = 2bs
（共需2片） 16k*4
A13 A0
16k*4 D0 D7
（2）字扩展 W ＞ Ws ，b = bs 。 W = 4Ws 例7： 用16k*8位的芯片组成64k*8位的存储器。 b = b s= 8
A15 A14 译 码
（共需4片）
A13
CS
16k*8
CS
16k*8
共需芯片(W / Ws)*(b / bs) = 8 片，分为4个组， 每组2片。地址A11A10译码后选中一个组，再由A9 ～ A0选中组内某个单元，进行读/写操作。
• 存储器模块条
存储器通常以插槽用模块条形式供应市场。这 种模块条常称为内存条，它们是在一个条状形的小 印制电路板上，用一定数量的存储器芯片，组成一 个存储容量固定的存储模块。
R/W 0.5us R/W REF R/W 0.5us 0.5us R/W REF 0.5us
15.6us
15.6us
存储器容量的扩充
单个RAM芯片的容量往往较小，要组成一定容量 和一定字长的主存储器，必须用多个芯片进行有机地组 合。 设主存的容量为：W字*b位，芯片的容量为：Ws字*bs位。 （1）位扩展 W = Ws ，b ＞ bs 。 例6：用16k*4位的芯片组成16k*8位的存储器。
根据信息存储的机理不同可以分为两类： 静态读写存储器(SRAM)：存取速度快。
动态读写存储器(DRAM)：存储容量大。
• RAM的地址译码方式
半导体存储芯片的译码方式有两种： （1）线选法（一维地址译码） 将容量为 S 的存储器分成 W 个字，每个字 b 位，则RAM阵列结构为：W 行 * b 列。 字线的数目 W 与地址码位数 n 的关系为： W=2n。 优点：结构简单、速度快。 缺点：外围电路多、结构不合理、成本高。 （2）重合法（二维地址译码） 将容量为 W 字 * b 位的RAM，分成 b 个存储片， 每片是 W 字 * 1 位。再将每一片中的 W 个字排成 Wx行和Wy列，同时将 n 位地址码按 X 方向和 Y 方 向分为2组nX和nY。由 xi ，yi电流重合同时选中b个片 中对应存储元（一个b位单元）。
存储器的层次结构（分级） 存储层次：指把各种不同存储容量、不同存
取速度的存储器，按照一定的体系结构有机地组织 起来，使所存放的程序和数据按层次分布在各种存 储器中，以实现计算机系统对存储器大容量、高速 度和低成本的要求。
CPU Cache 主存 辅存
Cache—主存层次：采用全硬件实 现信息交换 。 信息通路：CPU—Cache—主存 CPU—主存 主存—辅存层次：采用软、硬结合 的方法实现信息 交换。 信息通路：CPU—主存—辅存
（1）集中式刷新
指在一个刷新周期内，集中利用一段固定时间， 依次对存储器逐行进行刷新，在此期间必须停止对存储 器的读/写操作。 例3：某存储器阵列为128*128，读/写周期为 0.5us，刷 新周期为 2ms，则在 2ms内共有4000个读/写周期。 其中：用于刷新的读/写周期为128个，所需时间128*0.5=64us
按 字 寻址
4M
主存的技术指标 （1）存储容量：指主存能存放的二进制信息量。 S=M*W*B
M—模块数，W—每个模块的字(或单元)数，B—字长。
（2）存储速度 存取时间TA：指启动一次存储器操作(读或写)到完
成该操作所需的全部时间。
存取周期TM：指连续两次启动存储器所需的最小时 间间隔。 通常 TA< TM。 存储器带宽BM：指单位时间内从存储器进出信息的
CS
16k*8
CS
16k*8
A0 D0 D7
（3）字位扩展 W ＞ Ws ，b ＞ bs ，共需 (W / Ws)*(b / bs)片。 例8：用1k*4位的芯片组成4k*8位的存储器。
A11 A10
A9
A0
CS CS 1k*4
CS CS 1k*4
CS CS 1k*4
CS CS 1k*4
D0 D3 D4 D7
特点：读操作结束时，Cs的电荷已泄放完毕， 故是破 坏性读出，必须再生。
数据线 B
T
CS 字线 W
读出：W=1，T导通；若CS上 有电荷（存1），则数 据线B上有电流；若CS 上无电荷（存0），则数 据线B上无电流。 写入：W=1，T导通；写1时， B=1 经T管对CS充电；写0时，B=0 CS经T放电。
0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
A10~ A0 接 2K × 8位 ROM 的地址线 A9 ~ A0 接 1K × 4位 RAM 的地址线
…
…
CB A
2片RAM
最大数量，单位：位/秒或字节/秒。
例2： TM = 500ns，B = 16位，则： BM = 32M位/秒。
• RAM的基本存储元
基本存储元电路是用来存储1位二进制信息的 电路，是组成存储器的基础和核心。对于存储元电 路的基本要求是： （1）有两种稳定的状态（0或1），且是可逆的。 （2）在外部信号的激励下，两种状态能进行无限次 的相互转换，且长期存储可靠。 （3）在外部信号的激励下，能读出两种稳定状态。
(2) 确定芯片的数量及类型
…
…
2片1K×4位
(3) 分配地址线
A15 A13 A11 A10 … A7 … A4 A3 … A0
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
1片 ROM
2K × 8位
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0
• 存储芯片与CPU连接 存储芯片与CPU连接时特别要注意以下几点： （1）地址线的连接 （2）数据线的连接 （3）读/写命令线的连接 （4）片选线的连接 （5）合理选择存储芯片
例9：设CPU有16根地址线，8根数据线，并用MREQ作
访存控制信号（低电平有效）用WR作读/写控制信号 （高电平为读，低电平为写）。现有下列存储芯片、各 种门电路及74LS138译码器。 RAM：1K4，4K8，8K8。 ROM：2K8，4K8，8K8 要求： （1）主存地址空间分配：6000H ~ 67FFH为系统程序区 6800H ~ 6BFFH为用户程序区 （2）合理选用上述存储芯片，说明各选几片？ （3）详细画出存储芯片的片选逻辑图。
解：
（1）主存M1命中率：
h = Nm /（Nm + Ns）= 2000 /（2000 + 50）= 0.97
（2）系统的平均访问时间
ta = htm+（1 - h）tS= 0.97×50 +(1 - 0.97)×200=54.5ns
（3）访问效率
e = tm / ta = 50 / 54.5 = 91.7%
• 存储层次的性能参数（主存—辅存层次） 主存(M1)：容量S1，位价格C1，存取时间TA1。 辅存(M2)：容量S2，位价格C2，存取时间TA2。 （1）存储层次的平均位价格
C =（C1S1 + C2S2）/（ S1 + S2）
（2）命中率：指所需信息可在M1中找到的概率。 H = N1 /（ N1 + N2），失效率 F = 1- H
主存中存储单元地址的分配
高位字节 地址为字地址 低位字节 地址为字地址
字地址 字节地址
字地址
字节地址
0 4 8
0 4 8
1 5 9
2 6 10
3 7 11
0 2 4
1 3 5
0 2 4
设地址线 24 根 若字长为 16 位
按 字节 寻址 224 = 16 M 按 字 寻址 8M
若字长为 32 位
解：
(1) 写出对应的二进制地址码
A15A14A13 A11 A10 … A7 … A4 A3
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
1片 2K×8 … A0 位 ROM 2K×8位 1K×8位 RAM
0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
• SRAM的读/写周期波形图 读周期（WE = 高电平）
Βιβλιοθήκη Baidu
3.3 主存储器（DRAM存储器）
SRAM存储器的存储位元是一个触发器， 它具有两个稳定的状态。而DRAM存储器的 存储位元是由一个MOS晶体管和电容器组成 的记忆电路。 • 单管（MOS）动态存储元电路 规定 ： 电容CS上有电荷表示存“1 ”。 电容CS上无电荷表示存“0 ”。
1us
刷新周期（128us）
优点：控制简单，主存工作没有长的死区。 缺点：主存利用率低，工作速度约降低一倍。 （3）异步（集中与分散结合）式刷新
指按芯片行数决定所需的刷新周期数，并分散安 排在2ms的最大刷新周期之中。 例5：某存储器阵列为128*128，读/写周期为 0.5us，刷 新周期为 2ms，则每隔 2ms/128=15.6us 刷新一行 （死区缩短为0.5us）。
3.2 主存储器（SRAM存储器）
一般由RAM和ROM组成，其中RAM占主导地位。 主存储器通过地址总线、 数据总线、控制总线与 CPU 或其它部件相连。
RAM的基本结构
数据总线
MDR
主存 读写电路
读/写控制线
CPU 存储矩阵
片选线
MAR
地址总线
译码驱动电路
主存储器的基本操作
（1）读操作 将指定单元的地址送地址总线 → 地址译码 → 发读命令 → 将指定单元的内容读出至数据总 线。 （2）写操作 将指定单元的地址送地址总线 → 地址译码 → 将所要写的数据送数据总线 → 发写命令 → 将数据写入指定单元。
• 存储器分类
（1）按存储介质分：半导体存储器、磁表面存储 器、光盘存储器和其它新型材料存储器。 （2）按信息的易失性分：易失性存储器和非易失 性存储器。 （3）按存取方式分：随机读/写存储器、只读存储 器、顺序存取存储器、直接存取存储器、相联存 储器，快擦型存储器。 （4）按在计算机中的作用分：控制存储器、高速 缓冲存储器(Cache)、主存储器、辅助存储器。
指对每一行存储元的刷新分散到每个读/写周期内 完成，即把存取周期分成两段，前半段用来读/写或维 持，后半段用来刷新。 例4：某存储器阵列为128*128，存取周期为 1us，则 刷新周期 = 128 * 1us = 128us
周期序号 0
0.5us 0.5us
1
127
R/W REF
R/W REF R/W REF
第三章 内部存储器
3.1 存储器概述 存储器是计算机系统中的记忆设备，用 来存放程序和数据，在计算机中具有十分重 要的地位。 存储器中最小的存储单位就是一个双稳 态半导体电路或一个CMOS晶体管或磁性材 料的存储元，它可存储一个二进制代码。由 若干个存储元组成一个存储单元，然后再由 许多存储单元组成一个存储器。
• DRAM的刷新
为了保持DRAM中存储的信息不丢失，必须每隔 一定时间（如 2ms）就对存储器中的全部存储电容进 行充电，以补充所消失的电荷，维持原存信息不变， 这个过程称为刷新。刷新以行为单位，以 16K×1 动 态 RAM 为例，共 128行×128 列。每行的字线相通， 选中某字线时，所有位均被读出并刷新。通常 2ms 内 所有行都必须刷新一次。 刷新周期：指从上一次对整个存储器刷新结束到下一次 对整个存储器全部刷新一遍为止所用的时间（一般为 2ms）。 常用的刷新方式有三种，一种是集中式，另一种 是分散式，第三种是异步式。
N1为访问M1的次数， N2为访问M2的次数。
（3）存储层次的平均存取时间
TA = H* TA1 +（1 – H）* TA2 ， TA2 = TB + TA1 （4）存储层次的访问效率 e = TA1 / TA
例1：CPU 执行一段程序时，访问M1（主存）命中 2000次，访问M2（辅存）命中50 次，已知 M1存取 周期为 50ns，主存M2存取周期为 200ns，求 主存辅存层次的命中率、平均访问时间和访问效率。
读/写或维持 周期序号 0
0.5us
刷新
3871 3872
1
2
3999 0
死区
1
3872个周期（1936us）
128个周期（64us）
刷新周期（2ms）
优点：主存利用率高，控制简单。 缺点：在集中刷新状态中不能使用存储器，因而形成一段死区。 （2）分散式刷新
W = Ws= 16k b = 2bs
（共需2片） 16k*4
A13 A0
16k*4 D0 D7
（2）字扩展 W ＞ Ws ，b = bs 。 W = 4Ws 例7： 用16k*8位的芯片组成64k*8位的存储器。 b = b s= 8
A15 A14 译 码
（共需4片）
A13
CS
16k*8
CS
16k*8
共需芯片(W / Ws)*(b / bs) = 8 片，分为4个组， 每组2片。地址A11A10译码后选中一个组，再由A9 ～ A0选中组内某个单元，进行读/写操作。
• 存储器模块条
存储器通常以插槽用模块条形式供应市场。这 种模块条常称为内存条，它们是在一个条状形的小 印制电路板上，用一定数量的存储器芯片，组成一 个存储容量固定的存储模块。
R/W 0.5us R/W REF R/W 0.5us 0.5us R/W REF 0.5us
15.6us
15.6us
存储器容量的扩充
单个RAM芯片的容量往往较小，要组成一定容量 和一定字长的主存储器，必须用多个芯片进行有机地组 合。 设主存的容量为：W字*b位，芯片的容量为：Ws字*bs位。 （1）位扩展 W = Ws ，b ＞ bs 。 例6：用16k*4位的芯片组成16k*8位的存储器。
根据信息存储的机理不同可以分为两类： 静态读写存储器(SRAM)：存取速度快。
动态读写存储器(DRAM)：存储容量大。
• RAM的地址译码方式
半导体存储芯片的译码方式有两种： （1）线选法（一维地址译码） 将容量为 S 的存储器分成 W 个字，每个字 b 位，则RAM阵列结构为：W 行 * b 列。 字线的数目 W 与地址码位数 n 的关系为： W=2n。 优点：结构简单、速度快。 缺点：外围电路多、结构不合理、成本高。 （2）重合法（二维地址译码） 将容量为 W 字 * b 位的RAM，分成 b 个存储片， 每片是 W 字 * 1 位。再将每一片中的 W 个字排成 Wx行和Wy列，同时将 n 位地址码按 X 方向和 Y 方 向分为2组nX和nY。由 xi ，yi电流重合同时选中b个片 中对应存储元（一个b位单元）。
存储器的层次结构（分级） 存储层次：指把各种不同存储容量、不同存
取速度的存储器，按照一定的体系结构有机地组织 起来，使所存放的程序和数据按层次分布在各种存 储器中，以实现计算机系统对存储器大容量、高速 度和低成本的要求。
CPU Cache 主存 辅存
Cache—主存层次：采用全硬件实 现信息交换 。 信息通路：CPU—Cache—主存 CPU—主存 主存—辅存层次：采用软、硬结合 的方法实现信息 交换。 信息通路：CPU—主存—辅存
（1）集中式刷新
指在一个刷新周期内，集中利用一段固定时间， 依次对存储器逐行进行刷新，在此期间必须停止对存储 器的读/写操作。 例3：某存储器阵列为128*128，读/写周期为 0.5us，刷 新周期为 2ms，则在 2ms内共有4000个读/写周期。 其中：用于刷新的读/写周期为128个，所需时间128*0.5=64us
按 字 寻址
4M
主存的技术指标 （1）存储容量：指主存能存放的二进制信息量。 S=M*W*B
M—模块数，W—每个模块的字(或单元)数，B—字长。
（2）存储速度 存取时间TA：指启动一次存储器操作(读或写)到完
成该操作所需的全部时间。
存取周期TM：指连续两次启动存储器所需的最小时 间间隔。 通常 TA< TM。 存储器带宽BM：指单位时间内从存储器进出信息的
CS
16k*8
CS
16k*8
A0 D0 D7
（3）字位扩展 W ＞ Ws ，b ＞ bs ，共需 (W / Ws)*(b / bs)片。 例8：用1k*4位的芯片组成4k*8位的存储器。
A11 A10
A9
A0
CS CS 1k*4
CS CS 1k*4
CS CS 1k*4
CS CS 1k*4
D0 D3 D4 D7
特点：读操作结束时，Cs的电荷已泄放完毕， 故是破 坏性读出，必须再生。
数据线 B
T
CS 字线 W
读出：W=1，T导通；若CS上 有电荷（存1），则数 据线B上有电流；若CS 上无电荷（存0），则数 据线B上无电流。 写入：W=1，T导通；写1时， B=1 经T管对CS充电；写0时，B=0 CS经T放电。
0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
A10~ A0 接 2K × 8位 ROM 的地址线 A9 ~ A0 接 1K × 4位 RAM 的地址线
…
…
CB A
2片RAM
最大数量，单位：位/秒或字节/秒。
例2： TM = 500ns，B = 16位，则： BM = 32M位/秒。
• RAM的基本存储元
基本存储元电路是用来存储1位二进制信息的 电路，是组成存储器的基础和核心。对于存储元电 路的基本要求是： （1）有两种稳定的状态（0或1），且是可逆的。 （2）在外部信号的激励下，两种状态能进行无限次 的相互转换，且长期存储可靠。 （3）在外部信号的激励下，能读出两种稳定状态。
(2) 确定芯片的数量及类型
…
…
2片1K×4位
(3) 分配地址线
A15 A13 A11 A10 … A7 … A4 A3 … A0
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
1片 ROM
2K × 8位
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0
• 存储芯片与CPU连接 存储芯片与CPU连接时特别要注意以下几点： （1）地址线的连接 （2）数据线的连接 （3）读/写命令线的连接 （4）片选线的连接 （5）合理选择存储芯片
例9：设CPU有16根地址线，8根数据线，并用MREQ作
访存控制信号（低电平有效）用WR作读/写控制信号 （高电平为读，低电平为写）。现有下列存储芯片、各 种门电路及74LS138译码器。 RAM：1K4，4K8，8K8。 ROM：2K8，4K8，8K8 要求： （1）主存地址空间分配：6000H ~ 67FFH为系统程序区 6800H ~ 6BFFH为用户程序区 （2）合理选用上述存储芯片，说明各选几片？ （3）详细画出存储芯片的片选逻辑图。
解：
（1）主存M1命中率：
h = Nm /（Nm + Ns）= 2000 /（2000 + 50）= 0.97
（2）系统的平均访问时间
ta = htm+（1 - h）tS= 0.97×50 +(1 - 0.97)×200=54.5ns
（3）访问效率
e = tm / ta = 50 / 54.5 = 91.7%
• 存储层次的性能参数（主存—辅存层次） 主存(M1)：容量S1，位价格C1，存取时间TA1。 辅存(M2)：容量S2，位价格C2，存取时间TA2。 （1）存储层次的平均位价格
C =（C1S1 + C2S2）/（ S1 + S2）
（2）命中率：指所需信息可在M1中找到的概率。 H = N1 /（ N1 + N2），失效率 F = 1- H
主存中存储单元地址的分配
高位字节 地址为字地址 低位字节 地址为字地址
字地址 字节地址
字地址
字节地址
0 4 8
0 4 8
1 5 9
2 6 10
3 7 11
0 2 4
1 3 5
0 2 4
设地址线 24 根 若字长为 16 位
按 字节 寻址 224 = 16 M 按 字 寻址 8M
若字长为 32 位
解：
(1) 写出对应的二进制地址码
A15A14A13 A11 A10 … A7 … A4 A3
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
1片 2K×8 … A0 位 ROM 2K×8位 1K×8位 RAM
0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
• SRAM的读/写周期波形图 读周期（WE = 高电平）
Βιβλιοθήκη Baidu
3.3 主存储器（DRAM存储器）
SRAM存储器的存储位元是一个触发器， 它具有两个稳定的状态。而DRAM存储器的 存储位元是由一个MOS晶体管和电容器组成 的记忆电路。 • 单管（MOS）动态存储元电路 规定 ： 电容CS上有电荷表示存“1 ”。 电容CS上无电荷表示存“0 ”。
1us
刷新周期（128us）
优点：控制简单，主存工作没有长的死区。 缺点：主存利用率低，工作速度约降低一倍。 （3）异步（集中与分散结合）式刷新
指按芯片行数决定所需的刷新周期数，并分散安 排在2ms的最大刷新周期之中。 例5：某存储器阵列为128*128，读/写周期为 0.5us，刷 新周期为 2ms，则每隔 2ms/128=15.6us 刷新一行 （死区缩短为0.5us）。
3.2 主存储器（SRAM存储器）
一般由RAM和ROM组成，其中RAM占主导地位。 主存储器通过地址总线、 数据总线、控制总线与 CPU 或其它部件相连。
RAM的基本结构
数据总线
MDR
主存 读写电路
读/写控制线
CPU 存储矩阵
片选线
MAR
地址总线
译码驱动电路
主存储器的基本操作
（1）读操作 将指定单元的地址送地址总线 → 地址译码 → 发读命令 → 将指定单元的内容读出至数据总 线。 （2）写操作 将指定单元的地址送地址总线 → 地址译码 → 将所要写的数据送数据总线 → 发写命令 → 将数据写入指定单元。
• 存储器分类
（1）按存储介质分：半导体存储器、磁表面存储 器、光盘存储器和其它新型材料存储器。 （2）按信息的易失性分：易失性存储器和非易失 性存储器。 （3）按存取方式分：随机读/写存储器、只读存储 器、顺序存取存储器、直接存取存储器、相联存 储器，快擦型存储器。 （4）按在计算机中的作用分：控制存储器、高速 缓冲存储器(Cache)、主存储器、辅助存储器。
指对每一行存储元的刷新分散到每个读/写周期内 完成，即把存取周期分成两段，前半段用来读/写或维 持，后半段用来刷新。 例4：某存储器阵列为128*128，存取周期为 1us，则 刷新周期 = 128 * 1us = 128us
周期序号 0
0.5us 0.5us
1
127
R/W REF
R/W REF R/W REF
第三章 内部存储器
3.1 存储器概述 存储器是计算机系统中的记忆设备，用 来存放程序和数据，在计算机中具有十分重 要的地位。 存储器中最小的存储单位就是一个双稳 态半导体电路或一个CMOS晶体管或磁性材 料的存储元，它可存储一个二进制代码。由 若干个存储元组成一个存储单元，然后再由 许多存储单元组成一个存储器。
• DRAM的刷新
为了保持DRAM中存储的信息不丢失，必须每隔 一定时间（如 2ms）就对存储器中的全部存储电容进 行充电，以补充所消失的电荷，维持原存信息不变， 这个过程称为刷新。刷新以行为单位，以 16K×1 动 态 RAM 为例，共 128行×128 列。每行的字线相通， 选中某字线时，所有位均被读出并刷新。通常 2ms 内 所有行都必须刷新一次。 刷新周期：指从上一次对整个存储器刷新结束到下一次 对整个存储器全部刷新一遍为止所用的时间（一般为 2ms）。 常用的刷新方式有三种，一种是集中式，另一种 是分散式，第三种是异步式。
N1为访问M1的次数， N2为访问M2的次数。
（3）存储层次的平均存取时间
TA = H* TA1 +（1 – H）* TA2 ， TA2 = TB + TA1 （4）存储层次的访问效率 e = TA1 / TA
例1：CPU 执行一段程序时，访问M1（主存）命中 2000次，访问M2（辅存）命中50 次，已知 M1存取 周期为 50ns，主存M2存取周期为 200ns，求 主存辅存层次的命中率、平均访问时间和访问效率。