10JTAG边界扫描测试
jtag边界扫描的概念
jtag边界扫描的概念
边界扫描(Boundary Scan)是一种测试技术,用于在集成电路板内进行测试,特别是对于那些无法通过传统的测试方法进行测试的复杂电路板。
它利用在每个芯片的输入输出管脚上增加的移位寄存器单元(Boundary-Scan Register Cell),这些寄存器单元分布在芯片的边界上,被称为边界扫描寄存器。
在JTAG调试中,边界扫描是一个非常重要的概念。
当需要调试芯片时,这些寄存器将芯片与外围电路隔离,实现对芯片输入输出信号的观察和控制。
对于输入管脚,可以通过与之相连的边界扫描寄存器单元把数据加载到该管脚中;对于输出管脚,可以通过与之相连的边界扫描寄存器“捕获”(CAPTURE)该管脚上的输出信号。
正常运行状态下,这些边界扫描寄存器单元对芯片是透明的,所以正常的运行不会受到影响。
另外,芯片输入输出管脚上的边界扫描(移位)寄存器单元可以相互连接起来,在芯片的周围形成一个边界扫描链(Boundary-Scan Chain)。
它可以串行地输入和输出,通过相应的时钟信号和控制信号,实现对处在调试状态下的芯片的输入和输出状态的观察和控制。
一般的芯片都会提供几条独立的边界扫描链,对边界扫描链的控制主要是通过TAP(Test Access Port)Controller来完成。
以上内容仅供参考,如需更多信息,建议查阅相关文献或咨询专业人士。
边界扫描测试系统
边界扫描测试系统一、IEEE1149.1产生的背景当今电子制造商正面临着越来越大的降低成本、提高质量及缩短生产周期的压力,电路板越来越密、器件越来越复杂、电路性能要求也越来越苛刻,这一切直接导致了电子器件的生产商和电子产品的制造商都在倾向于采用最新的器件技术,如GA、CSP、TCP 等更小的封装,以更小的体积提供更强的功能。
但是随之而来的接入问题却日益成为测试的巨大障碍。
为了解决此类问题,IEEE1149.1———边界扫描测试技术应运而生。
二、边界扫描测试的原理边界扫描测试是一种可测试结构技术,它采用集成电路的内部外围所谓的“电子引脚”(边界)模拟传统的在线测试的物理引脚,对器件内部进行扫描测试。
它是在芯片的I/O端上增加移位寄存器,把这些寄存器连接起来,加上时钟复位、测试方式选择以及扫描输入和输出端口,而形成边界扫描通道。
IEEE1149.1标准规定了一个四线串行接口(第五条线是可选的),该接口称作测试访问端口(TAP),用于访问复杂的集成电路(IC),例如微处理器、DSP、ASIC 和CPLD等。
在TDI(测试数据输入)引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。
串行数据从TDO(测试数据输出)引线上输出。
边界扫描逻辑由TCK(测试时钟)上的信号计时,而且TMS(测试模式选择)信号控制驱动TAP控制器的状态。
TRST*(测试重置)是可选项,可作为硬件重置信号,一般不用。
详细边界扫描结构及信号流程参考图1。
图1中“TAP Controller”其实质上是一个状态切换到6个不同的状态,具体状态逻辑参考图2。
从一个状态切换成另一个状态总是发生在TCK的上升沿,由TMS 从两个状态选择其中一个状态。
在测试向量寄存器中,既有指令寄存器(IR),又有数据寄存器(DR),而且,为了区分是指令还是数据,扫描链路中的状态图有两个独立的完全类似的结构(Scan DR/ Scan IR)。
测试操作的最重要步骤是移入和同步移出测试数据(DR SHIFT),新的数据进入移位链,测试数据传送到测试单元DR-update)的输出锁存器中,对于指令寄存器(IR-shift,IR-capture,IR-update)同样如此。
边界扫描测试技术原理
3 测测文文
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课程目录
4 主边应尽(ICT)
4.1 TAPIT 4.2 BICT 4.3 VIT 4.4 VCCT 4.5 边边扫扫(Intest)测测 4.9 PLD如如
5 JTAG菊接下接设设设设
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0 0
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TAP控制器 2.5 TAP控制器
TAP件件边口16-states接且的也也通 TAP件件边接也也器TCK接内在沿的输 TAP 件件边器内下只通输也也可只也也 Shift-IR state边边IR,TDO输输且输 Shift-DR state边边DR,TDO输输且输 其厂也也下TDO 输输内输
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使用JTAG JTAG的好处 1.2 使用JTAG的好处
缩可缩缩缩缩只器 降降测测连夹 必时缩缩应量减可提可 降降PCB连夹
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2.1 边界扫描器件的结构
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2.2 边界扫描器件的结构
Data Registers
Design-Spec. Reg. Device-ID Reg.
TDO TDI TRST* TMS TCK
BS Register
JTAG测试原理
PLD的program主要是根据文件中指令来执行的,jtag工具相当于一个player.支持的文件格式:svf,jed,jam,staple,isc(IEEE 1532).这些文件可以在PLD编译器中的选项里选择.
cluster测试主要留给测试工程师发挥的机会最大.一般boundary scan ic外面有一些简单的逻辑器件,测试工程师根据datasheet或其他资料来模拟一些逻辑器件的功能.如IIC总线,spi总线等.
编程主要是下载数据到flash中,这个下载相似编程器,但是这个板级测试却可以在线,对与update程序很有用,给工程师带来很大的方便.在应用过程中经常碰到这样的情况,使用离线抄写完flash后,板不能boot起来,焊接上都没有什么问题,就是不能boot起来,这个时候使用jtag工具可以读出数据来分析,然后download一个golden board中的数据一般问题都会解决.这里使用的image主要是binary,hex(intel,motoroan的板级测试,我们一般需要的资料:bsdl文件(IC制造商提供),netlist ASCII文件(PCB设计者提供).另外也需要原理图来分析.一般的自动生成测试的工具都需要以上的资料.这些公司的产品,一般将测试分为以下几类:infrastructure test,interconnect test,memory test,cluster test.编程:外部flash,内部flash,PLD,CPLD,FPGA ect .
infrastructure test指的是测试连路TDI-->TDO,TMS ,TCK ,TRST的连接情况,如果ic有idcode寄存器,那么一般也会测试ic的id,判断ic是否使用正确的ic.这只是互连测试一个前期工作,真正的板级测试还主要是后面的测试.
jtag边界扫描原语使用流程
jtag边界扫描原语使用流程
JTAG边界扫描原语使用流程:
①连接设备:将JTAG调试器与目标板JTAG接口对接;
②配置环境:在上位机软件设置目标芯片型号、扫描链结构;
③初始化TAP:通过TMS信号序列将TAP控制器置入适当状态;
④选择IR寄存器:发送指令码至指令寄存器IR,选择边界扫描操作;
⑤数据扫描:按需执行Shift-IR/Shift-DR原语,读写链上寄存器;
⑥捕获数据:执行Capture-IR/Capture-DR原语,锁定寄存器当前值;
⑦更新引脚:执行Update-IR/Update-DR原语,将内部状态更新到I/O引脚;
⑧验证结果:比较读回数据与预期值,评估电路连接与功能正确性;
⑨退出测试:将TAP控制器恢复至测试模式退出状态,释放JTAG 接口。
边界扫描测试方法
边界扫描测试方法
嘿,咱今儿来聊聊边界扫描测试方法呀!这玩意儿可神奇啦,就像是给电子设备做了一次全面又精细的体检。
你想啊,一个电子设备里面那么多复杂的电路和元器件,就好像是一个庞大的迷宫。
那怎么才能知道这个迷宫里有没有问题呢?边界扫描测试方法就派上用场啦!它就像是一个超级侦探,能一点点地去排查每一个角落。
它是通过在芯片的边界上设置一些特殊的引脚来实现的。
这些引脚就像是一个个小眼睛,能观察到芯片内部的情况。
比如说,它可以检测芯片之间的连接是否正常,有没有短路或者开路的情况。
这多重要啊,要是连接有问题,那整个设备不就乱套啦!
而且哦,边界扫描测试方法还特别灵活。
它可以根据不同的需求和情况,进行各种不同的测试。
就好像你有一套工具,你可以根据要修的东西不同,选择不同的工具来干活儿。
它还能帮助我们在生产过程中及时发现问题。
你想想,要是生产了一大批产品,最后才发现有问题,那得多麻烦,多浪费啊!但有了边界扫描测试方法,就能早早地把问题揪出来,及时解决,多省心啊!
这就好比是我们出门前要照照镜子,看看自己有没有穿戴整齐。
边界扫描测试方法就是给电子设备照镜子,确保它们能以最好的状态工作。
它还能提高设备的可靠性呢!就像我们锻炼身体,让自己更强壮,不容易生病一样。
通过边界扫描测试,能让设备更稳定地运行,减少出故障的概率。
咱再想想,要是没有这个方法,那电子设备出问题了可咋办?那可就像没头苍蝇一样,不知道从哪儿开始找问题啦!所以说,边界扫描测试方法真的是太重要啦!它是电子设备领域的好帮手,是保障设备正常运行的关键一环啊!大家可千万别小瞧了它哟!。
边界扫描测试
边界扫描测试原理示意图
核 心 器 件 边界扫描单元
核 心 器 件
边界扫描技术的主要思想是通过在芯片的每个信号引脚和芯片内部逻辑电 路之间,插入边界扫描单元(Boundary Scan Cell,BSC)。BSC在系统控制 下很容易捕捉芯片输入引脚和芯片内部功能输出信息,也很容易将测试矢 量施加到芯片逻辑的输入端和芯片的输出引脚上 。 (1)在正常工作期间,这些附加的移位寄存器单元则是“透明的”,不影响电 路板的正常工作。 (2)在测试模式下各边界扫描单元以串行方式连接成扫描链,既可以通过扫 描输入端将测试矢量以串行扫描的方式输入,对相应的管脚状态进行设定, 实现测试矢量的加载;也可以通过扫描输出端将系统的测试响应串行输出, 进行数据分析与处理。
典型边界扫描单元电路结构示意图:
接下一 个TDI 接信号引脚 或芯片输出
数据输入DI TDO
0 MUX2 0 MUX1 D1 D2 1
JTAG技术原理
JTAG技术俗称边界扫描技术,是近代发展起来的高级测试技术。
随着电子技术的高速发展,电路已经进入超大规模时代,芯片的封装技术也日新月异,从最初的DIP到QFP,已经当今的BGA,电路的物理可测试性正在逐渐消失。
为了寻找更先进的测试技术,1985年,IBM、AT&T、Texas Instruments、Philips、Siemens、Alcatel、Ericsson等几家公司联合成立了JETAG(Joint European Test Action Group欧洲联合测试行动小组),并提出边界扫描技术。
通过存在于器件输入输出管脚与内核电路之间的BSC(Boundary Scan Cell)对器件及其外围电路进行测试。
1986年,一些欧洲之外的其他公司加入该组织,JETAG组织的成员已不仅仅局限在欧洲,所以该组织名称由JETAG更改为JTAG。
1990年,IEEE(Institute of Electrical and Electronics Engineers,美国电气和电子工程师协会)正式承认JTAG标准,命名为IEEE1149.1-1990。
JTAG主要有以下几个方面应用:1).互连测试。
判断互连线路是否存在开路、短路或固定逻辑故障。
2).可编程器件的程序加载。
如FLASH、CPLD、FPGA等器件的加载。
3).电路采样。
器件正常工作时,对管脚状态进行采样观察。
JTAG测试一般使用标准的TAP(Test Access Port)连接器,如下图所示。
A).1号脚为TCK。
JTAG测试参考时钟,由JTAG主控制器提供给被测试器件,该信号需要下拉处理,下拉电阻不能小于330ohm,一般选择1Kohm。
之所以TCK 要下拉处理,是因为JTAG测试规范规定:在TCK为低电平时,被测试器件的TAP 状态机不得发生变化。
所以,默认状态下,TCK必须为低电平,使TAP状态机保持稳定。
最小驱动电流为2mA。
JTAG边界扫描介绍
第二节 IEEE.1149标准结构
IEEE1149.1BST结构:当器件工作在JTAG BST模式时,使用4个I/O引脚和一个可选引脚TRST作为JTAG引脚。这4个I/O引脚是:TDI 、TDO、 TMS 和TCK。下表概括了这些引脚的功能。
4,就开始做程序了,也是重要的一步建立边界扫描链。一般的结合电路图和网表分析出扫描连了,有的可能不止一条,要一一分清楚。分清楚号,在软件里建立。并且导入BSDL编译。BSDL很多都可以从IC厂商的网站上download,有的不提供download可以找RD问他们的sales要,一定要有BSDL,否则没办法继续。建好了扫描链以后就可以在板子上验证扫描链是否正确,就是检查扫描链的完整性。
2,有了开发平台你就要接受他们的培训,这种专业的软件需要有人教才会上手快,不要舍不得培训费,不培训以后的麻烦大了去了,供应商也会觉得你烦,不过通常都老板决定,苦乐都是员工受的。
上面都是准备工作,废话多了:)
3,培训好了就开始做吧。各家的开发基本的都大同小异,先准备资料吧,需要些什么呢?总的来说"软"的部分需要电路图,网表,BSDL,BOM,有的可能还有测试要求的spec。硬的部分就是实板和电源了。最后软硬都齐了,工作就有效率了。
今天就简单写点吧,希望对想入门的朋友理个头绪,同行们也可以做个比较坚定。这里有一点需要说明的是,我这里讲的可不是编写边界扫描开发和运行平台,讲的仅仅是基于开发平台的程序开发,就像在VC++里写MFC。下面就一步步告诉你怎么写了。
1,你要买个开发平台,知名的有ASSET-InterTech,Corelis,Goepel,JTAG,都是国外的,规模也比较大,小的就不说了,也是挺多的,推荐这些是因为他们比较完善的软件和售后服务。
JTAG介绍
(Joint Test Action Group)
JTAG
JTAG port
JTAG pins
JTAG——Joint Test Action Group (联合测试行 为组织) 成立于1985 年,是由几家主要的电子制造商发 起制订的PCB和IC测试标准。
JTAG 主要应用于:电路的边界扫描测试和可编程芯 片的在线系统编程。
注意: 芯片输入输出管脚上的边界扫描寄存器单 元可以相互连接起来,在芯片周围形成一个边 界扫描链。该链可以实现串行的输入输出,通 过相应的时钟信号和控制信号,可方便的观察 和控制在调试状态ess Port) TAP是一个通用的端口,利用它可以访 问芯片提供的所有DR和IR。对整个TAP的控 制是通过TAP Controller来完成的。 TAP包括5个信号接口: ◆TCK(Test Clock Input) JTAG时钟信号位。标准强制要求 ◆TMS(Test Mode Select) 测试模式选择,通过该信号控制JTAG 状态机的状态。TMS在TCK的上升沿有效。 标准强制要求
JTAG接口(两种接法)
2.2、JTAG的状态机
TAP共有16个状态机,如下图所示: 每一个状态都有其相应的功能。箭头表示了所 有可能的状态转换流程。状态的转换是由TMS 控制的。(数据寄存器(DR)和指令寄存器 (IR)。 )
The end ……
二、JTAG的工作原理
2.1、两个重要概念:边界扫描和TAP (1)边界扫描(Boundary-Scan): 基本思想:在靠近芯片输入/输出管脚上 增加一个移位寄存器单元(边界扫描寄存器)。 正常状态下,边界扫描寄存器对芯片来 说是透明的,所以正常的运行不会受到任何的 影响。
调试状态下,边界扫描寄存器将芯片和 外的输入输出隔离开,通过这些边界扫描寄存 器可以实现对芯片输入输出信号的控制。具体 控制过程如下: ① 、输入管脚:通过与之相连的边界扫 描寄存器把信号(数据)加载到该管脚中去。 ②、输出管脚:通过与之相连的边界扫 描 寄存器“捕获”该管脚上的输出信号。
Boundary Scan测试原理及实现
什么是边界扫描(boundary scan)?Boundary Scan测试原理及实现JTAG标准的IC芯片结构IEEE 1149.1 标准背景JTAG什么是边界扫描(boundary scan)?边界扫描(Boundary scan )是一项测试技术,是在传统的在线测试不在适应大规模,高集成电路测试的情况下而提出的,就是在IC设计的过程中在IC的内部逻辑和每个器件引脚间放置移位寄存器(shift register).每个移位寄存器叫做一个CELL。
这些CELL准许你去控制和观察每个输入/输出引脚的状态。
当这些CELL连在一起就形成了一个数据寄存器链(data register chain),我门叫它边界寄存器(boundaryregister)。
除了上面的移位寄存器外,在IC上还集成测试访问端口控制器 (TAP controller),指令寄存器(Instruction register)对边界扫描的指令进行解码以便执行各种测试功能。
旁路寄存器(bypass register)提供一个最短的测试通路。
另外可能还会有IDCODE register和其它符合标准的用户特殊寄存器。
边界扫描器件典型特征及边界扫描测试信号的构成。
如果一个器件是边界扫描器件它一定有下面5个信号中的前四个:1.TDI (测试数据输入)2.TDO (侧试数据输出)3.TMS (测试模式选择输入)4.TCK (测试时钟输入)5.TRST (测试复位输入,这个信号是可选的)TMS,TCK,TRST构成了边界扫描测试端口控制器(TAP controller),它负责测试信号指令的输入,输出,指令解码等,TAP controller是一个16位的状态机,边界扫描测试的每个环节都由它来控制,所以要对TAP controller有一个比较清楚的了解。
在后续的文章中还会向大家介绍边界扫描的其它方面。
边界扫描为开发人员缩短开发周期,并且提供良好的覆盖率和诊断信息。
jtag时序定义 -回复
jtag时序定义-回复"JTAG时序定义"JTAG或称为边界扫描测试(Boundary Scan Test)是一种用于测试和诊断集成电路(IC)的技术。
它是通过在IC的边界上添加额外的逻辑电路来实现的。
这些电路允许对IC进行测试,在设计和制造过程的各个阶段进行故障诊断和调试。
在深入了解JTAG的工作原理和时序定义之前,我们先来了解一下JTAG 的基本原则以及其在现代电子设备中的作用。
JTAG的基本原则是通过在电路的边界上引入一个环形移位寄存器(Chain),使所有的逻辑设备连接在一起,并能够通过一个统一的接口进行访问。
这种连接方式允许通过JTAG接口逐个扫描移位寄存器,并对每个设备进行测试和诊断。
这对于检测和修复复杂电子系统中的开放和短路等问题至关重要。
现代电子设备中的许多组件都支持JTAG接口,并采用了标准的JTAG时序定义。
这些时序定义包括:Test-Logic-Reset(TLR)、Run-Test/Idle (RTI)、Shift-IR(SIR)、Shift-DR(SDR)和更新数据寄存器(Update-IR/DR)等。
首先,Test-Logic-Reset(TLR)是JTAG测试时序的起始点。
在TLR期间,所有的边界扫描寄存器(BSR)和移位寄存器都会被清零并重置到其初始状态。
这个步骤确保了一个可重复的测试状态,为后续的测试做好准备。
接下来是Run-Test/Idle(RTI)期间。
在RTI期间,设备会处于一个空闲状态,等待后续的指令。
这个步骤对于等待外部指令是非常重要的,例如Shift-IR、Shift-DR或者其他执行测试和诊断操作的指令。
Shift-IR(SIR)和Shift-DR(SDR)是JTAG测试过程中最重要的两个步骤。
在Shift-IR期间,所有设备的指令被逐个扫描进入其边界扫描寄存器中。
每个设备都会根据其扫描链长度移动指令位。
Shift-DR期间则是将数据从一个设备的输出移入下一个设备的输入。
边界扫描测试技术综述
边界扫描测试技术综述张继伟;杨兵【摘要】With the rapid development of integrated circuit, make the test problems we are facing more and more, boundary scan test in numerous testing technology, more and more get the attention of people.This article summary from the research status of boundary scan technology, now has been part of the research results, and the boundary scan technology to introduce and summarize the problems facing three aspects, and make prospect for the development of boundary scan technology.%随着集成电路的快速发展,使得测试面临的问题也越来越多,在众多的测试技术中边界扫描测试越来越多的受到人们的关注。
本文总结性的从边界扫描技术的研究现状,现如今已经取得的部分研究成果,以及边界扫描技术所面临的问题三方面进行介绍并总结,并对边界扫描技术的发展做出展望,提出一种延时故障测试的方法。
【期刊名称】《电子世界》【年(卷),期】2016(000)010【总页数】3页(P34-36)【关键词】集成电路;边界扫描;展望【作者】张继伟;杨兵【作者单位】北方工业大学微电子学系;北方工业大学微电子学系【正文语种】中文随着大规模集成电路的发展和演变,其芯片的集成度、复杂度都在不断的提高,芯片尺寸也在不断减少,想要完成一个电路的测试所需要的人力物力和时间也变得非常巨大,并且对测试的需求也变得越来越高,一般简单的传统测试方法和技术已经不能够完全满足现如今的测试需要。
jtag接口标准
jtag接口标准一、JTAG简介JTAG(Joint Test Action Group)是一种国际标准测试协议,主要用于芯片内部和板级测试。
它定义了一种用于访问芯片内部节点进行边界扫描和在系统编程的标准。
JTAG最初是用来对芯片进行测试的,但现在已经扩展到了包括编程和调试等应用。
二、JTAG接口标准JTAG接口标准通常由以下四个信号线组成:1.TCK(Test Clock):测试时钟信号,用于驱动测试逻辑。
2.TMS(Test Mode Select):测试模式选择信号,用于选择测试模式。
3.TDI(Test Data Input):测试数据输入信号,用于输入测试数据。
4.TDO(Test Data Output):测试数据输出信号,用于输出测试数据。
此外,还有可选的 TRST(Test Reset)信号,用于测试复位。
三、JTAG接口的信号线1.TCK:这是必需的信号,用于驱动测试逻辑。
2.TMS:这是必需的信号,用于选择测试模式。
3.TDI:这是必需的信号,用于输入测试数据。
4.TDO:这是必需的信号,用于输出测试数据。
5.TRST:这是可选的信号,用于测试复位。
四、JTAG接口的设备类型JTAG接口设备分为两种类型:内建JTAG(Build-In JTAG)和外挂JTAG(Plug-In JTAG)。
内建JTAG将JTAG接口集成在芯片内部,主要用于芯片内部测试和编程。
外挂JTAG将JTAG接口集成在外部设备中,主要用于板级测试和调试。
五、JTAG接口的测试方式JTAG接口支持以下几种测试方式:1.边界扫描测试:通过扫描芯片管脚的状态来检测和定位故障。
2.在系统编程:通过JTAG接口对芯片进行编程和配置。
3.调试:通过JTAG接口进行硬件调试和软件调试。
4.仿真:通过JTAG接口进行仿真和模拟。
5.烧录:通过JTAG接口将程序烧录到芯片中。
Intel Arria 10 内核架构和通用 I O 手册说明书
Intel® Arria® 10内核架构和通用I/O手册本翻译版本仅供参考,如果本翻译版本与其英文版本存在差异,则以英文版本为准。
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在线版本发送反馈A10-HANDBOOKID: 683461版本: 2017.05.08内容内容1. Arria® 10器件中的逻辑阵列模块与自适应逻辑模块 (7)1.1. LAB (7)1.1.1. MLAB (8)1.1.2. 本地和直链(Direct Link)互联 (9)1.1.3. 共享算术链和进位链互联 (10)1.1.4. LAB控制信号 (11)1.1.5. ALM资源 (12)1.1.6. ALM输出 (13)1.2. ALM操作模式 (14)1.2.1. 正常模式 (14)1.2.2. 扩展LUT模式 (17)1.2.3. 算术模式 (18)1.2.4. 共享算术模式 (20)1.3. LAB功耗管理技术 (21)1.4. 文档修订历史 (21)2. Arria 10器件中的嵌入式存储器模块 (22)2.1. 嵌入式存储器类型 (22)2.1.1. Arria 10器件中的嵌入式存储器性能 (23)2.2. Arria 10器件的嵌入式存储器设计指南 (23)2.2.1. 考虑存储器模块选择 (23)2.2.2. 指南:实现外部冲突消解 (24)2.2.3. 指南:定制Read-During-Write行为 (24)2.2.4. 指南:考虑上电状态和存储器初始化 (27)2.2.5. 指南:控制时钟来降低功耗 (28)2.3. 嵌入式存储器特性 (28)2.4. 嵌入式存储器模式 (29)2.4.1. 单端口模式的嵌入式存储器配置 (30)2.4.2. 双端口模式的嵌入式存储器配置 (30)2.5. 嵌入式存储器时钟模式 (32)2.5.1. 每种存储器模式的时钟模式 (32)2.5.2. 时钟模式中的异步清零 (32)2.5.3. 同步读/写中的输出读数据 (33)2.5.4. 时钟模式的独立时钟使能 (33)2.6. 嵌入式存储器模块中的奇偶校验位 (33)2.7. 嵌入式存储器模块中的字节使能 (33)2.7.1. 存储器模块中的字节使能控制 (34)2.7.2. 数据字节输出 (34)2.7.3. RAM模块操作 (34)2.8. 存储器模块Packed模式支持 (35)2.9. 存储器模块地址时钟使能支持 (35)2.10. 存储器模块异步清零 (36)2.11. 存储器模块纠错码支持 (37)2.11.1. 纠错码真值表 (38)Intel® Arria® 10内核架构和通用I/O手册发送反馈22.12. 文档修订历史 (38)3. Arria 10器件中的精度可调DSP 模块 (40)3.1. Arria 10器件中支持的操作模式 (40)3.1.1. 特性 (41)3.2. 资源 (42)3.3. 设计考量 (43)3.3.1. 操作模式 (44)3.3.2. 用于定点运算的内部系数和预加器 (45)3.3.3. 用于定点运算的累加器 (45)3.3.4. Chainout 加法器 (45)3.4. 模块体系结构 (45)3.4.1. 输入寄存器组(Input Register Bank) (47)3.4.2. 流水线寄存器 (49)3.4.3. 定点运算的预加器 (49)3.4.4. 定点运算的内部系数 (50)3.4.5. 乘法器 (50)3.4.6. 加法器 (50)3.4.7. 用于定点运算的累加器和Chainout 加法器 (50)3.4.8. 用于定点运算的脉动寄存器 (51)3.4.9. 用于定点运算的双倍累加寄存器 (51)3.4.10. 输出寄存器组(Output Register Bank) (51)3.5. 操作模式说明 (52)3.5.1. 定点运算的操作模式 (53)3.5.2. 浮点运算的操作模式 (59)3.6. 文档修订历史 (66)4. Arria 10器件中的时钟网络和PLL (68)4.1. 时钟网络 (68)4.1.1. Arria 10器件中的时钟资源 (69)4.1.2. 层次化时钟网络 (71)4.1.3. 时钟网络类型 (72)4.1.4. 时钟网络源 (76)4.1.5. 时钟控制模块 (77)4.1.6. 时钟断电 (80)4.1.7. 时钟使能信号 (80)4.2. Arria 10 PLL (81)4.2.1. PLL 使用 (82)4.2.2. PLL 体系结构 (83)4.2.3. PLL 控制信号 (83)4.2.4. 时钟反馈模式 (84)4.2.5. 时钟倍频与分频 (85)4.2.6. 可编程相移 (85)4.2.7. 可编程占空比 (86)4.2.8. PLL 级联 (86)4.2.9. 参考时钟源 (86)4.2.10. 时钟切换 (87)4.2.11. PLL 重配置和动态相移 (91)内容发送反馈Intel ® Arria ® 10内核架构和通用I/O 手册3内容4.3. 文档修订历史 (91)5. Arria 10 器件的I/O和高速I/O (94)5.1. Arria 10 器件中的I/O和差分I/O缓冲 (95)5.2. Arria 10器件中的I/O标准和电平 (96)5.2.1. Arria 10 器件的FPGA I/O所支持的I/O标准 (96)5.2.2. Arria 10 器件的HPS I/O所支持的I/O标准 (97)5.2.3. Arria 10 器件中的I/O标准电平 (98)5.2.4. Arria 10器件中的MultiVolt I/O接口 (99)5.3. Arria 10 器件的Intel FPGA I/O IP内核 (99)5.4. Arria 10 器件的I/O资源 (99)5.4.1. Arria 10 器件的GPIO Bank、SERDES和DPA位置 (100)5.4.2. Arria 10 器件的GPIO缓冲和LVDS通道 (105)5.4.3. Arria 10 器件的I/0 Bank组 (108)5.4.4. Arria 10器件的I/O纵向移植 (114)5.5. Arria 10 器件的体系结构和I/O的一般功能 (115)5.5.1. Arria 10 器件中的I/O单元结构 (115)5.5.2. Arria 10 器件的I/O管脚特性 (117)5.5.3. Arria 10 器件的可编程IOE的特性 (118)5.5.4. Arria 10 器件的片上I/O匹配 (123)5.5.5. Arria 10 器件的外部I/O匹配 (132)5.6. Arria 10 器件的高速源同步SERDES和DPA (140)5.6.1. SERDES电路 (141)5.6.2. Arria 10 器件中支持的SERDES I/O标准 (142)5.6.3. Arria 10 器件的差分发送器 (144)5.6.4. Arria 10 器件中的差分接收器 (145)5.6.5. Arria 10 器件的PLL和时钟 (152)5.6.6. Arria 10 器件的时序和优化 (163)5.7. 在 Arria 10 器件中使用I/O和高速I/O (168)5.7.1. Arria 10 器件的I/O和高速I/O通用指南 (168)5.7.2. 混合电压参考和非电压参考I/O标准 (170)5.7.3. 指南:上电顺序期间不可驱动I/O管脚 (171)5.7.4. 指南:在HPS共享的I/O Bank中使用I/O管脚 (171)5.7.5. 指南:最大化DC电流限制 (172)5.7.6. 指南:Altera LVDS SERDES IP内核实例 (172)5.7.7. 指南:Soft-CDR模式的LVDS SERDES管脚对 (172)5.7.8. 指南:Arria 10 GPIO性能的最小化高抖动的影响 (173)5.7.9. 指南:外部存储器接口I/O Bank 2A的使用 (173)5.8. 文档修订历史 (174)6. Arria 10 器件的外部存储器接口 (178)6.1. Arria 10 外部存储器接口解决方案的关键特性 (178)6.2. Arria 10 器件支持的存储器标准 (178)6.3. Arria 10 器件的外部存储器接口宽度 (180)6.4. Arria 10 器件的外部存储器接口I/O管脚 (180)6.4.1. 指南:外部存储器接口I/O Bank 2A的使用 (181)6.5. Arria 10 器件封装支持的存储器接口 (182)6.5.1. 含有ECC的DDR3 x40在 Arria 10 中的封装支持 (183)Intel® Arria® 10内核架构和通用I/O手册发送反馈46.5.2. Single 和Dual-Rank 的DDR3 x72(含有ECC)在 Arria 10 中的封装支持 (185)6.5.3. 含有ECC 的DDR4 x40在 Arria 10 中的封装支持 (187)6.5.4. Single-Rank 含有ECC 的DDR4 x72在 Arria 10 中封装支持 (189)6.5.5. Dual-Rank 含有ECC 的DDR4 x72在 Arria 10 中的封装支持 (191)6.5.6. Arria 10的HPS 外部存储器接口连接 (192)6.6. Arria 10 器件支持的外部存储器接口IP (196)6.6.1. Ping Pong PHY IP (197)6.7. Arria 10 器件的外部存储器接口体系结构 (197)6.7.1. I/O Bank (198)6.7.2. I/O AUX (206)6.8. 文档修订历史 (208)7. Arria 10器件中的配置、 设计安全和远程系统更新 (210)7.1. 增强配置和通过协议配置(Configuration via Protocol) (210)7.2. 配置方案 (211)7.2.1. 主动串行配置 (211)7.2.2. 被动串行配置 (220)7.2.3. 快速被动并行配置 (224)7.2.4. JTAG 配置 (228)7.3. 配置详细信息 (231)7.3.1. MSEL 管脚设置 (231)7.3.2. CLKUSR (232)7.3.3. 配置序列 (233)7.3.4. 配置时序波形 (236)7.3.5. 估算配置时间 (239)7.3.6. 器件配置管脚 (240)7.3.7. 配置数据压缩 (242)7.4. 使用主动串行方案升级远程系统 (243)7.4.1. 配置映像 (244)7.4.2. 远程更新模式中的配置序列 (245)7.4.3. 远程系统更新电路 (247)7.4.4. 使能远程系统更新电路 (247)7.4.5. 远程系统更新寄存器 (247)7.4.6. 远程系统更新状态机 (249)7.4.7. 用户看门狗定时器(User Watchdog Timer ) (249)7.5. 设计安全 (250)7.5.1. 安全密钥类型 (251)7.5.2. 安全模式 (251)7.5.3. Arria 10 Qcrypt 安全工具 (253)7.5.4. 设计安全实现步骤 (253)7.6. 文档修订历史 (254)8. Arria 10器件的SEU 缓解 (256)8.1. SEU 缓解概述 (256)8.1.1. SEU 缓解应用 (256)8.1.2. 配置RAM (256)8.1.3. 嵌入式存储器 (257)8.2. Arria 10缓解技术 (257)内容发送反馈Intel ® Arria ® 10内核架构和通用I/O 手册5内容8.2.1. 存储器模块纠错码支持 (257)8.2.2. CRAM的错误检测和纠正 (258)8.3. 规范 (265)8.3.1. 错误检测频率 (265)8.3.2. 错误检测时间 (266)8.3.3. EMR更新间隔 (266)8.3.4. 纠错时间 (268)8.4. 文档修订历史 (268)9. Arria 10器件中的JTAG边界扫描测试 (270)9.1. BST操作控制 (270)9.1.1. IDCODE (270)9.1.2. 所支持的JTAG指令 (271)9.1.3. JTAG安全模式 (272)9.1.4. JTAG专用指令 (273)9.2. JTAG操作的I/O电压 (273)9.3. 执行BST (273)9.4. 使能和禁用IEEE Std. 1149.1 BST电路 (274)9.5. IEEE Std. 1149.1边界扫描测试指南 (275)9.6. IEEE Std. 1149.1边界扫描寄存器 (275)9.6.1. Arria 10器件I/O管脚的边界扫描单元 (276)9.6.2. IEEE Std. 1149.6边界扫描寄存器 (278)9.7. 文档修订历史 (279)10. Arria 10器件中的电源管理 (280)10.1. 功耗 (280)10.1.1. 动态功耗公式 (280)10.2. 功耗降低技术 (281)10.2.1. SmartVID (281)10.2.2. 可编程电源技术 (281)10.2.3. 低静态功耗器件等级 (282)10.2.4. SmartVID功能实现 (282)10.3. 电源感应线(Power Sense Line) (284)10.4. 电压传感器 (284)10.4.1. 外部模拟信号的输入信号范围 (286)10.4.2. 在Arria 10器件中使用电压传感器 (286)10.5. 温度感应二极管 (290)10.5.1. 内部温度感应二极管 (290)10.5.2. 外部温度感应二极管 (291)10.6. 上电复位电路 (292)10.6.1. POR电路监控和未监控电源 (294)10.7. 上电和断电序列 (294)10.8. 电源设计 (297)10.9. 文档修订历史 (298)Intel® Arria® 10内核架构和通用I/O手册发送反馈61. Arria ® 10器件中的逻辑阵列模块与自适应逻辑模块逻辑阵列模块(LAB )由称作自适应逻辑模块(ALM )的基本构造模块组成,通过配置这些模块,能够实现逻辑功能、算术功能以及寄存器功能。
边界扫描测试技术
移位寄存器波形
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(1)抽样/预加载指令模式
移位寄存器波形 抽样/预加载指令码通过TDI引脚移入,TAP控制器向前移
到CAPTURE-DR状态,然后进入SHIFT-DR状态,如果TMS维 持在低电平,则TAP控制器始终保持在该状态。从TDO引脚移 出的数据由在捕获阶段之后存于捕获寄存器的数据组成。移入 TDI引脚的新测试数据在时钟的控制下通过整个边界扫描寄存 器之后,出现在TDO引脚上。
边界扫描单元bsc的连接图核心逻辑为了测试两个jtag设备的连接首先将jtag设备1的某个输出测试脚的bsc置为高或低电平输出至ndo然后让jtag设备2的输入测试脚来捕获从管脚输入的ndi值再通过测试数据通道将捕获到的数据输出至tdo对比测试结果即可快速准确地判断这两脚是否连接可靠
8.2 边界扫描技术的含义
IC3的F引脚寄存器接收IC1的E脚寄存器信号,正
常情况下F脚的值应该为1,但如果引线EF发生了断路,
则从F脚得到的值不是1,而是0。
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UESCODE串行移到TDO。
选 择 UESCODE 寄 存 器 放 置
0000000110 在 UETSDCIO和DET串DO行之移到间T,D1O3允。许
8.5 BST操作控制
为了启动BST操作,必须选择指令模式。方法是使TAP控 制器向前移位到指令寄存器移位(SHIFT_IR)状态,然后由时 钟 控 制 TDI 引 脚 上 相 应 的 指 令 码 。 从 RESET 状 态 开 始 , TMS(测试模式选择引脚)受时钟作用,使TAP控制器运行前进 到SHIFT-IR状态。具有代码01100
i.MXRT10xx Secure JTAG使用说明书
AN12419适用于i.MXRT10xx的Secure JTAGRev.1—November2019Application Note 原文链接:https:///docs/en/application-note/AN12419.pdf1简介本文介绍了如何使用i.MX RT10xx MCU系列上的Secure JTAG。
i.MX RT系列的系统JTAG控制器(SJC)提供了调节JTAG访问权限的能力。
i.MX RT系列提供了三种JTAG安全模式:•禁止调试模式—该模式提供最大的安全性。
所有对安全性敏感的JTAG功能会被永久阻止,禁止任何调试。
•Secure JTAG模式—该模式提供了高安全性。
基于密钥的质询/响应认证机制用于JTAG访问。
•JTAG启用模式—该模式提供了较低的安全性。
这是SJC的默认操作模式。
此外,您还可以完全禁用SJC功能。
为了配置这些JTAG模式,可以使用一次性可编程(OTP)eFuse,并在打包后进行熔断。
该熔断过程是不可逆的。
无法将其恢复到原始状态。
在此说明,本文中使用了Secure JTAG模式。
目的是允许返厂/现场测试。
在此模式下,允许重新激活JTAG端口。
在硬件方面,必须将JTAG信号引出,并且可在应用中访问该信号。
目录1简介 (1)2i.MX RT10xx Secure JTAG支持机制 (1)2.1如何将芯片置于Secure JTAG模式 (1)2.2i.MX RT SJC安全模式 (2)2.3Secure JTAG eFuses (4)2.4SW启用JTAG (4)2.5Secure JTAG的debug认证协议 (5)2.6SJC禁用fuse (6)3响应密钥方法介绍 (6)3.1使用NXP工具对Secure JTAG eFuse进行编程 (7)4启用Secure JTAG进行调试 (9)4.1通过Secure JTAG连接J-Link调试器的步骤 (9)4.2SEGGER J-link Secure JTAG的解锁脚本示例 (12)5总结 (12)6参考文献 (12)7修订历史 (13)2i.MX RT10xx Secure JTAG支持机制通过使用基于质询/响应的身份验证,可以在Secure JTAG模式下限制JTAG访问。
JTAG基本原理介绍1--边界扫描和TAP
JTAG基本原理介绍1--边界扫描和TAPJTAG的主要功能有两种,⼀种⽤于测试芯⽚的电⽓特性;另⼀种⽤于Debug,对各类芯⽚机器外围设备进⾏调试。
⼯作原理:在器件内部定义⼀个TAP(Test Access Port),通过专⽤的JTAG测试⼯具对内部节点进⾏测试和调试。
1 边界扫描(Boundary-Scan)靠近芯⽚的输⼊、输出引脚上增加⼀个移位寄存器,也就是边界扫描寄存器。
当芯⽚处于调试状态时,边界扫描寄存器可以将芯⽚与外围的输⼊、输出隔离。
从⽽实现对芯⽚输⼊、输出信号的观察和控制。
在正常的运⾏状态下,这些寄存器对芯⽚是透明的。
另外,芯⽚输⼊、输出引脚上的边界扫描寄存器可以相互连接起来,形成边界扫描链,串⾏的输⼊和输出,通过相应的时钟信号和控制信号观察和控制芯⽚。
⼀般的芯⽚会提供⼏条独⽴的边界扫描链,来实现完整的测试功能。
2 测试访问接⼝TAP(Test Access Port)在IEEE1149.1⾥,寄存器分为数据寄存器(DR)和指令寄存器(IR)。
边界扫描链就是数据寄存器的⼀种。
指令寄存器⽤于控制数据寄存器,例如选择⼀条⽬标扫描链。
TAP是⼀个通⽤的端⼝,通过TAP可以访问芯⽚提供的所有数据寄存器和指令寄存器。
以下是TAP的接⼝信号:◇TCK:时钟信号,为TAP的操作提供了⼀个独⽴的、基本的时钟信号。
◇TMS:模式选择信号,⽤于控制TAP状态机的转换。
◇TDI:数据输⼊信号。
◇TDO:数据输出信号。
◇TRST:复位信号,可以⽤来对TAP Controller进⾏复位(初始化)。
这个信号接⼝在IEEE 1149.1标准⾥并不是强制要求的,因为通过TMS也可以对TAP Controller进⾏复位。
◇STCK:时钟返回信号,在IEEE 1149.1标准⾥⾮强制要求。
◇DBGRQ:⽬标板⼯作状态的控制信号。
边界测试技术原理
4.7 边界扫描的主要应用-VCCT
4.8 边界扫描的主要应用-VCCT
VCCT:Virtual Component Cluster Test
4.10 边界扫描的主要应用-PPT
PPT:Parallel Port Test
通 过 计 算 机 并 口 进 行 BS测 试 , 不 需 要 其 他 任 何 设 备 可 以 测 试 到 5种 类 型 的 网 络 : 纯 粹 的 BS器 件 之 间 的 网 络 ( VIT) ; VC C T的 网 络 ; 上 下 拉 的 网 络 ; 有 测 试 点 的 网 络 ; TAP 口 的 网 络 。
5.1 边界扫描设计规范
JTAG 管脚上下拉须符合规 范,且都有测试点。 尽可能使用 2× 5PIN 插 座。 尽可能连成一条菊花链。 应能保证菊花链的信号质 量。 DKBA01-200101-010 《 JTAG 接口电路设计规 范》 DKBA3551-2001.08 《 ICT 可测性设计规范》
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0
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2.5 TAP控制器
TAP 控 制 器 是 16-states 的 有 限 状 态 机 TAP 控 制 器 的 状 态 在 TCK 的 上 升 沿 变 化 TAP 控 制 器 在 上 电 时 进 入 逻 辑 复 位 状 态 Shift-IR state 扫 描 IR , TDO 输 出 有 效 Shift-DR state 扫 描 DR , TDO 输 出 有 效 其 它 状 态 下 TDO 输 出 无 效
3.4 BYPASS指令的执行
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这些BST 功能与Cyclone III 器件中的相类似,除非另有说明。
Cyclone IV 器件(Cyclone IV E 器件和Cyclone IV GX 器件)支持IEEE Std.1149.1。
Cyclone IV GX 器件也支持IEEE Std.1149.6。
IEEE Std.1149.6 (AC JTAG)仅被Cyclone IV GX 器件中的高速串行接口(HSSI)收发器支持。
IEEE Std.1149.6用于使能AC 耦合的发送器与接收器之间的板级连接检查。
本章节含盖以下几方面内容:■IEEE Std.1149.6边界扫描寄存器(第10-2页)■BST 操作控制(第10-3页)■JTAG 链中I/O 电压支持(第10-5页)■边界扫描描述语言支持(第10-6页)f 欲了解关于JTAG 指令代码描述以及IEEE Std.1149.1 BST 指南的详细信息,请参考 IEEE 1149.1 (JTAG) Boundary -Scan Testing for Cyclone III Devices 章节。
f 欲了解以下方面的内容,请参考AN 39: IEEE 1149.1 (JTAG) Boundary-Scan Testingin Altera Devices :■IEEE Std. 1149.1 BST 体系结构与电路系统■TAP 控制器状态机■指令模式IEEE Std.1149.6边界扫描寄存器IEEE Std.1149.6边界扫描寄存器Cyclone IV GX器件中的HSSI发送器(GXB_TX[p,n])和接收器(GXB_RX[p,n])的边界扫描单元(BSC)不同于I/O管脚的边界扫描单元(BSC)。
图10-1显示了Cyclone IV GX HSSI发送器的边界扫描单元。
图10-1.Cyclone IV GX器件中内嵌IEEE Std. 1149.6 BST电路系统的HSSI发送器的边界扫描单元(BSC)Cyclone IV 器件手册,Altera公司 2011年11月卷 1BST 操作控制Altera 公司 2011年11月 Cyclone IV 器件手册, 卷1图10-2显示了Cyclone IV GX HSSI 接收器的边界扫描单元(BSC)。
f 欲了解关于Cyclone IV 器件的用户I/O 边界扫描单元的详细信息,请参考IEEE 1149.1(JTAG) Boundary -Scan Testing for Cyclone III Devices 章节。
BST 操作控制表10-1列出了Cyclone IV 器件的边界扫描寄存器的长度。
图10-2.Cyclone IV GX 器件中内嵌IEEE Std.1149.6 BST 电路系统的HSSI 接收器的边界扫描单元(BSC)表10-1.Cyclone IV 器件的边界扫描寄存器的长度(1/2)器件边界扫描寄存器的长度EP4CE6603EP4CE10603EP4CE151080EP4CE22732EP4CE30 1632EP4CE401632EP4CE551164EP4CE751314EP4CE1151620EP4CGX15260EP4CGX22494EP4CGX30 (1)494EP4CGX501006BST 操作控制Cyclone IV 器件手册,Altera 公司 2011年11月卷 1表10-2列出了Cyclone IV 器件的IDCODE 信息。
IEEE Std.1149.6增加了两个新的指令:EXTEST_PULSE 和EXTEST_TRAIN 。
这两个指令用于使能包含AC 管脚的信号通路上的边缘检测行为。
EP4CGX751006EP4CGX1101495EP4CGX1501495表10-1注释:(1)对于F484封装的EP4CGX30器件,边界扫描寄存器的长度为1006。
表10-1.Cyclone IV 器件的边界扫描寄存器的长度(2/2)器件边界扫描寄存器的长度表10-2.32-Bit Cyclone IV 器件的IDCODE 信息器件型号IDCODE (32位) (1)版本(4位)部件编号(16位)制造商识别编号(11位)LSB(1位)(2)EP4CE600000010 0000 1111 0001000 0110 11101EP4CE1000000010 0000 1111 0001000 0110 11101EP4CE1500000010 0000 1111 0010000 0110 11101EP4CE2200000010 0000 1111 0011000 0110 11101EP4CE30 00000010 0000 1111 0100000 0110 11101EP4CE4000000010 0000 1111 0100000 0110 11101EP4CE5500000010 0000 1111 0101000 0110 11101EP4CE7500000010 0000 1111 0110000 0110 11101EP4CE11500000010 0000 1111 0111000 0110 11101EP4CGX1500000010 1000 0000 0001000 0110 11101EP4CGX2200000010 1000 0001 0010000 0110 11101EP4CGX30 (3)00000010 1000 0000 0010000 0110 11101EP4CGX30 (4)00000010 1000 0010 0011000 0110 11101EP4CGX5000000010 1000 0001 0011000 0110 11101EP4CGX7500000010 1000 0000 0011000 0110 11101EP4CGX11000000010 1000 0001 0100000 0110 11101EP4CGX15000000010 1000 0000 0100000 0110 11101表10-2注释:(1)MSB 在左边。
(2)IDCODE LSB 始终为1。
(3)IDCODE 适用于除了F484之外的所有封装。
(4)IDCODE 仅适用于F484封装。
JTAG链中I/O电压支持EXTEST_PULSEEXTEST_PULSE的指令代码为0010001111。
EXTEST_PULSE指令生成三个输出跳变:■驱动程序在UPDATE_IR/DR中的TCK下降沿上驱动数据。
■进入RUN_TEST/IDLE状态后,驱动程序在TCK下降沿上驱动反向数据。
■离开RUN_TEST/IDLE状态后,驱动程序在TCK下降沿上驱动数据。
EXTEST_TRAINEXTEST_TRAIN的指令代码为0001001111。
EXTEST_TRAIN指令的作用与EXTEST_PULSE指令相同,包括一个异常处理。
只要测试访问端口(TAP)处于RUN_TEST/IDLE状态,输出端就会在TCK下降沿不断触发。
1这两个指令代码仅适用于Cyclone IV GX器件的后配置模式下。
1当您在配置前执行JTAG边界扫描测试时,nCONFIG管脚必须保持在低电平。
JTAG链中I/O电压支持BST模式下运行的Cyclone IV器件需要用到四个管脚:TDI、TDO、TMS和TCK。
TDO输出管脚和所有的JTAG输入管脚都是由 I/O Bank的V CCIO电源来供电(I/O Bank 9用于Cyclone IV GX器件,I/O Bank 1用于Cyclone IV E器件)。
一个JTAG链能够包含几种不同的器件。
然而,如果链中包含的器件使用不同的V CCIO电平,就要特别的注意了。
TDO管脚的输出电压电平一定要符合它所驱动的TDI管脚的规范。
例如,内嵌3.3-V TDO管脚的器件能够驱动内嵌5.0-V TDI管脚的器件,这是因为3.3 V满足了5.0-V TDI管脚的最小TTL-level V IH。