数电第四章作业答案

数电第四章习题答案

第四章习题答案4.1 分析图4.1电路的逻辑功能解：（1）推导输出表达式Y2=X2；Y1=X1⊕X2；Y0=(MY1+X1⎺M)⊕X0A 、B 、C 、F 1、F 2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。

A BCF 1F 2－被减数减数借位差4.3分析图4.3电路的逻辑功能解：（1）F 1=A ⊕B ⊕C ；F 2=(A ⊕B)C+AB (2)(3)4.4 设ABCD 是一个8421BCD 码，试用最少与非门设计一个能判断该8421BCD 码是否大于等于5的电路，该数大于等于5，F= 1；否则为0。

解：(1)列真值表10 1 1 010 1 0 100 1 0 000 0 1 110 1 1 100 0 1 000 0 0 100 0 0 0F A B C D Ø1 1 1 0Ø1 1 0 1Ø1 1 0 0Ø1 0 1 1Ø1 1 1 1Ø1 0 1 011 0 0 111 0 0 0F A B C D(2)写最简表达式F = A + BD + BC=⎺A · BD · BC&&&DBC AF&4.6 试设计一个将8421BCD码转换成余3码的电路。

（F2=⎺C⎺D+CD F1=⎺D 电路图略。

4.7 在双轨输入条件下用最少与非门设计下列组合电路：（1）F（ABC）=∑m（1,3,4,6,7）(2) F（ABCD）=∑m（0,2,6,7,8,10,12,14,15）解：F=⎺B⎺D+A⎺D+BC∑+∑m)3(φ(DCFAB,,,7,4,0(10=) ,)12),9,8,6,5,2(解：函数的卡诺图如下所示：4.10 电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、普通电话，分别编码为11，10，01。

试设计该编码电路。

F 1=A+BF 2=BA +4.11 试将2/4译码器扩展成4/16译码器解：A 3A 2A 1 A 0⎺Y 0⎺Y 1⎺Y 2⎺Y 3 ⎺Y 4 ⎺Y 5⎺Y 6⎺Y 7 ⎺Y 8⎺Y 9⎺Y 10⎺Y 11 ⎺ Y 12⎺Y 13⎺Y 14⎺Y 154.12 试用74138设计一个多输出组合网络，它的输入是4位二进制码ABCD ，输出为： F 1 ：ABCD 是4的倍数。

数电第四章参考答案

第四章组合逻辑电路作业参考答案【题4-1】分析图示组合逻辑电路，列出真值表，写出输出Y 1、Y 2与输入的逻辑函数式，说明整个电路所实现的逻辑功能（不是单个输出与输入的关系，而是把2个输出与3个输入综合起来看）。

解：该电路的逻辑功能为全加器，Y 1是和，Y 2是进位。

【题4-2】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A 为主评判员，B 和C 为副评判员。

在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。

请填写真值表，写出逻辑表达式，并用一片74LS00（内含四个2输入端与非门）或一片74LS02（内含四个2输入端或非门）这2种方法实现此评判规定。

解：设评判员评判合格为“1”，反之为“0”；考试通过，F 为“1”，反之为“0”。

根据题意，列真值表如下。

据此可得：ABC12ABCC B A C B A C B A AC BC AB C B A ABC Y +++=+++++=)()(1AC BC AB Y ++=2ACAB AC AB F =+=CB AC B A F ++=+=)(FB CA FB CA【题4-3】设计一个“4输入1输出”的组合逻辑电路，实现“五舍六入”的功能：即当输入的四位8421BCD 码不大于5时，输出0；否则输出1。

要求： (1) 画出卡诺图、化简逻辑函数；(2) 用1片CD4001（内含四个2输入端或非门）实现该逻辑功能（标出管脚号）。

【题4-4】设计一个代码转换电路，输入为3位二进制代码、输出为3位格雷码（见下表），要求从CD4011、CD4001、CD4030中选用1个最合适的芯片实现逻辑功能。

解：CDAB Y 00X X 0X 011001X XXCA B A C A B A BC A Y +++=++=+=))((FB CA21313546121101000111XABC00011011YABC0010111ZABCAX =BA B A B A Y ⊕=+=CB C B C B Z ⊕=+=B CAYZX【题4-5】用一片74HC138（3-8译码器）辅以“4输入与非门”实现“1位全减”。

数字电路_第四章答案

解：
Q （a）
图 P4.4
（b）
［P4.5］有一简单时序逻辑电路如图 P4.5 所示，试写出当 C=0 和 C=1 时，电路的状态方程 Qn+1，并说出各自实现的功能。
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4 时序逻辑电路习题解答
5
图 P4. 5
4 时序逻辑电路习题解答
13
Q2 Q1 Q0
（6）逻辑功能同步六进制加法计数器
（7）自启动校验可以自启动［P4.18］同步时序电路如图 P4.18 所示。（1）试分析图中虚线框电路，画出 Q0、Q1、Q2 波形，并说明虚线框内电路的逻辑功
能。
（2）若把电路中的 Y 输出和置零端 RD 连接在一起，试说明当 X0X1X2 为 110 时，整个
J1 = Q2nQ0n
K1 = Q0 n
J 2 = Q2 nQ0 n
K 2 = Q0 n
Y = Q2 nQ0 n
（2）写出状态方程
（4）列出状态转换真值表
Q n+1 0
=
Q0 n
Q n+1 1
=
Q2 n
Q1nQ0 n
+ Q1n Q0 n
Q n+1 2
=
Q2 n
Q1nQ0 n
+ Q2 n Q0 n
Q2 n
（3）列出状态转换真值表
Q2 n
Q1 n
Q0 n
Q2 n+1 Q1n+1 Q0 n+1 Q2 n
Q1 n
Q0 n
Q2 n+1 Q1n+1 Q0 n+1
0

数字电子技术第4章组合逻辑电路习题解答

习题4.1写出图所示电路的逻辑表达式，并说明电路实现哪种逻辑门的功能。

习题4.1图解：B A B A B A B A B A F ⊕=+=+= 该电路实现异或门的功能4.2分析图所示电路，写出输出函数F 。

习题4.2图解：[]B A B BB A F ⊕=⊕⊕⊕=)(4.3已知图示电路及输入A 、B 的波形，试画出相应的输出波形F ，不计门的延迟．习题4.3图解：B A B A B A AB B AB A AB B AB A F ⊕=∙=∙∙∙=∙∙∙=4.4由与非门构成的某表决电路如图所示。

其中A 、B 、C 、D 表示4个人，L=1时表示决议通过。

（1）试分析电路，说明决议通过的情况有几种。

（2）分析A 、B 、C 、D 四个人中，谁的权利最大。

习题4.4图解：（1）ABD BC CD ABD BC CD L ++=∙∙=B AC & && & D L B A =1 =1 =1FF A B & && & & F B AABCD L ABCD L 0000 0001 0010 0011 0100 0101 0110 01110 0 0 1 0 0 1 11000 1001 1010 1011 1100 1101 1110 11110 0 0 1 0 1 1 1(3)根据真值表可知，四个人当中C 的权利最大。

4.5分析图所示逻辑电路，已知S 1﹑S 0为功能控制输入，A ﹑B 为输入信号，L 为输出，求电路所具有的功能。

习题4.5图解：（1）011011)(S S B S A S S B S A L ⊕⊕+⊕=⊕⊕∙⊕= (2)S 1S 0 L 00 01 10 11A+BB A +ABAB4.6试分析图所示电路的逻辑功能。

习题4.6图解：（1）ABC C B A F )(++=A BS 1S 0L =1 =1 &=1& & & & &FA BC电路逻辑功能为：“判输入ABC 是否相同”电路。

数字电路第4章习题参考答案

Y0 Y1 Y2 Y3 CT54S138 Y4 S1 Y5 S2 Y6 S3 Y7
令S1 =“1”， S3或S2=“0”，数据D从S2 或S3输入，就可以完成D的同相输出。
（3）产生逻辑函数F=AC+AC+B。
①用与非门配合实现
F=AC+AC+B=ABC+ABC+ABC+ABC+ABC+ABC
=m0+m1+m3+m4+m5+m6
E m1 m2 m4 m7 A B C A BC AB C ABC
（2）用1位全加器实现。进位
A 0 B 0 C 0 D（红） 0
和
E（黄） 0
A B C
E
0
0 0 1 1 1 1
0
1 1 0 0 1 1
1
0 1 0 1 0 1
0
0 1 0 1 1 1
1
1 0 1 0 0 1
（1）1位全加器。 * 做译码器的习题，关键是知道译码器的输出均对应
一个地址变量的最小项，即 Y 0 ~ Y 7 对应 m0 ~ m7
Ai 0 0 0 0 1 1 1 1
Bi 0 0 1 1 0 0 1 1
Ci-1 0 1 0 1 0 1ቤተ መጻሕፍቲ ባይዱ0 1
Si 0 1 1 0 1 0 0 1
C i Si Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 = m1m2m4m7 0 Ci Ai Bi AiCi 1 BiCi 1 = m m m m 3 5 6 7 0
Ai 0 Bi 1 C-1 i
0 1 1 1

数字电子技术第四章课后习题答案（江晓安等编）

第四章组合逻辑电路‎1. 解： (a)(b)是相同的电路‎，均为同或电路‎。

2. 解：分析结果表明‎图(a)、(b)是相同的电路‎，均为同或电路‎。

同或电路的功‎能：输入相同输出‎为“1”；输入相异输出‎为“0”。

因此，输出为“0”(低电平)时，输入状态为A‎B＝01或103. 由真值表可看‎出，该电路是一位‎二进制数的全‎加电路，A为被加数，B为加数，C为低位向本‎位的进位，F1为本位向‎高位的进位，F2为本位的‎和位。

4. 解：函数关系如下‎：SF++⊕=+ABSABS BABS将具体的S值‎代入，求得F 312值，填入表中。

A A FB A B A B A A F B A B A A F A A F AB AB F B B A AB F AB B A B A B A AB F B A A AB F B A B A B A F B A AB AB B A B A F B B A B A B A B A B A B A F AB BA A A B A A B A F F B A B A F B A B A F A A F S S S S =⊕==+==+⊕===+⊕===⊕===⊕===+⊕===+=+⊕===⊕==+==⊕==Θ=+=+⊕===+++=+⊕===+=⊕===⊕==+=+⊕==+=+⊕===⊕==01111111011010110001011101010011000001110110)(01010100101001110010100011000001235. （1）用异或门实现‎，电路图如图(a)所示。

(2) 用与或门实现‎，电路图如图(b)所示。

6. 解因为一天24‎小时，所以需要5个‎变量。

P变量表示上‎午或下午，P＝0为上午，P=1为下午；ABCD表示‎时间数值。

真值表如表所‎示。

利用卡诺图化‎简如图(a)所示。

化简后的函数‎表达式为D C A P D B A P C B A P A P DC A PD B A P C B A P A P F =+++=用与非门实现‎的逻辑图如图‎(b )所示。

数字电路第四章答案

数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。

根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。

习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。

解：主从jk触发器的 rd、且为低有效。

只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。

q端的波形如习题4.4图所示。

习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。

cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。

当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。

rd?0时，经过10ns，状态q=0。

根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。

习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。

cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。

（1）cp=1时，设q端初态为0，则rd?1。

j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。

数字电路与数字电子技术课后答案第四章(供参考)

+BC + AC
(4) F=ΠM(5,7,13,15)
= BD
F= +
(5) F=ΠM(1,3,9,10,11,14,15)
= AC+ D
F = ( + )(B+ )
(6) F=∑m (0,2,4,9,11,14,15, 16,17,19,23,25,29,31)
F= + + BCD+ B E+AB E+ACDE+A +A E
= A⊙B⊙C
(6) = ⊙ ⊙
证:
左=
= [(A⊕B)+ ] (A⊙B)+C]
= (A⊙B) +[(A⊕B)C]
= +AB + BC+A C
右= ( ⊙ )⊙
= [( ⊙ ) + ]
= [( +AB) + ]
= +AB +
= +AB +(A⊕B)C
= +AB + BC+A C
9.证明
(1)如果a + b = c，则a + c = b，反之亦成立
(2)F在输入组合为1,3,5,7时使F=1
15.变化如下函数成另一种标准形式
(1) F=∑m (1,3,7)
(2) F=∑m (0,2,6,11,13,14)
(3) F=ΠM(0,3,6,7)
(4) F=ΠM(0,1,2,3,4,6,12)
解:
(1)F=ΠM(0,2,4,5,6)
(2)F=ΠM(1,3,4,5,7,8,9,10,12,15)
(3)F=∑m (1,2,4,5)

数字电子技术基础-课后习题答案第4章组合逻辑电路

第四章习题答案4-1(a)100A A F ⊕=,211A A F ⊕=,322A A F ⊕=,33A F =(b) 000B A C =,011111)()(C B A B A C ⊕+=,000B A S ⊕=,0111)(C B A S ⊕⊕= (c) B A AB F +=（同或）(d) B A AC F +=1,B A BC F +=2,C A BC F+=3, 4-2，F ，F ，F∑=)9,8,7,6,5(3m F ，∑=)9,4(2m F ，∑=)8,7,3,2(1m F ，∑=)8,6,3,1(0m F卡诺图化简D F =3,AD D C B F +=2,D A C B CD F ++=1,D B A D A F +=0，F ，F ，F∑=)9,8,7,6,5(3m Y ，∑=)9,4,3,2,1(2m Y ， ∑=)8,7,4,3,0(1m Y ，∑=)8,6,4,2,0(0m Y用4-16线译码器实现987653F F F F F Y =,943212F F F F F Y =,874301F F F F F Y =,864200F F F F F Y =4-3将四片138译码器级联，ST 接高电平，ST 接低电平，ST 由译码控制3442A A ST =,3432A A ST =,3432A A ST =,3432A A ST =4-4113471347(1,3,4,7)F m m m m m F F F F ===∑ 2046046(0,4,6)F m m m m F F F ===∑4-51）一片8选1，输入A 、B 、C 分别接8选1的地址A 2,A 1,A 00,,1,17563420========D D D D D D D D D D2）两片8选1，输入A 、B 、C ，D 分别接4选1的地址012,,,A A A E1,01413121197651151084320================D D D D D D D D D D D D D D D D4-6A S SB A S S B A S S AB S S F 01010101)()(+⊕+++= A S S B A S S B A S S B S S A S S AB S S F 010*********+++++=将A S S ,,01分别接8选1的地址012,,A A A ，则输入端分别是0,1,,70635421========D D D D B D B D D D4-71) 输入A,B,C,D 分别接加法器的A 3,A 2,A 1,A 0, 加法器的B 3B 2B 1B 0=0011,CI=0 2) 输入A,B,C,D 分别接加法器的A 3,A 2,A 1,A 0, 加法器的B 3B 2B 1B 0=1101,CI=04-8假设四位被加数为ABCD ，加数为EFGH 输入A,B,C,D 分别接加法器的A 3,A 2,A 1,A 0, 加法器的B 3,B 2,B 1,B 0如下：M CI M H B M G B M F B M E B =⊕=⊕=⊕=⊕=,,,,01234-9真值表∑=)15,14,13,11,7(m F1)8选1数据选择器，将B A M ,,分别接8选1的地址012,,A A A ，则输入端分别是0,1,42107653========D D D D D C D D D2)用3-8译码器151413117151413117F F F F F m m m m m F ==4-10设三个开关分别为A,B,C ，开关的关闭为1，打开为0；灯的输出为F ，灯的亮为1，灭为0真值表C B A F =输入ABCD 分别接4-16译码器的地址段A 3,A 2,A 1,A 0 1) a 端：0158421=====D D D D D , 其余数据端接1 2) b 端：所有数据端均接1，1150=D D3) c 端：012109653======D D D D D D ,其余数据端接1 4) d 端：0158421=====D D D D D ,其余数据端接15) e 端：01514131187421=========D D D D D D D D D ,其余数据端接1 6) f 端：1150==D D ,其余数据端接07) g 端：08421====D D D D ,其余数据端接1设输出灯亮为1，灭为0真值表如下：1)4-16输入ABCD 分别接4-16译码器的地址段A 3,A 2,A 1,A 0（1) F 1端：143210=====D D D D D , 其余数据端接0 （2) F 2端：198765=====D D D D D , 其余数据端接0 （3) F3端：1151413121110======D D D D D D , 其余数据端接0 2）4位数据比较器实现用两片数据选择器，输入端ABCD 分别接两个比较器的A 3A 2A 1A 0,第一片比较器的B 3B 2B 1B 0=0101，第二片的B 3B 2B 1B 0=1001，两片的级联端0,1===<>=B A B A B A I I I ，则:B A I F <=11，B A I F >=23，212F F F =用4-16输入A 1A 0B 1B 0分别接4-16译码器的地址段A 3,A 2,A 1,A 0 （1) F 0端：1151375====D D D D , 其余数据端接0（2) F 1端：1141311976======D D D D D D , 其余数据端接0 （3) F 2端：1141110===D D D , 其余数据端接0 （4) F 3端：115=D , 其余数据端接04-141）只要把两片的B A I =直接相连就可以判断三个输入数据是否相等，假定输入为ABCD 四门课程，及格为1，不及格为0；输出F 为能否毕业，能够毕业为1，不能毕业为0。

《数电》教材习题答案第4章习题答案

思考题与习题4-1 触发器的主要性能是什么？它有哪几种结构形式？其触发方式有什么不同？触发器是一种存储电路，具有记忆功能。

在数字电路系统中起着重要作用。

依据不同的标准，触发器可以划分为多种不同类型。

从结构上来分，触发器分为基本触发器，时钟触发器，主从触发器以及边沿触发器。

基本触发器为异步（或直接）触发，时钟触发器为CP电平触发，主从和边沿触发器为边沿触发。

4-2 试分别写出RS触发器、JK触发器、D触发器、T触发器和T′触发器的状态转换表和特性方程。

（略）4-3 已知同步RS触发器的R、S、CP端的电压波形如图T4-3所示。

试画出Q、Q端的电压波形。

假定触发器的初始状态为0。

图T4-34-4 设边沿JK触发器的初始状态为0，CP、J、K信号如图T4-4所示，试画出触发器输出端Q、Q的波形。

图T4-44-5电路如图T4-5(a)所示，输入波形如图T4-5(b)所示，试画出该电路输出端G的波形，设触发器的初始状态为0。

图T5-24-6 试画出图T4-6所示波形加在以下两种触发器上时，触发器输出Q的波形：(1)下降沿触发的触发器(2)上升沿触发的触发器图T4-64-7 已知A、B为输入信号，试写出图T4-7所示各触发器的次态逻辑表达式。

图T4-7nn n n n n n n nn n )b (n )a (Q B Q B Q Q B AQ Q Q B AQ Q K Q J Q B A D Q ⋅=+=++=⋅+=+=⊕==++11 4-8 设图T4-8所示中各TTL 触发器的初始状态皆为0，试画出在CP 信号作用下各触发的输出端Q 1-Q 6的波形。

图T4-84-9 试对应画出图T4-9所示电路中Q 1、Q 2波形。

（初始状态均为0）图T4-94-10 一逻辑电路如图T4-10所示，试画出在CP 作用下3210Y Y Y Y 、、、的波形。

（CT74LS139为2线—4线译码器。

）图T4-104-11由边沿D触发器和边沿JK触发器组成图T4-11(a)所示的电路。

数字电子技术基础第四章习题及参考答案

数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。

CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。

设触发器的初始状态为Q0=0，Q1=0。

D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。

CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。

（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。

图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。

CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。

Y图4-67．分析图4-7所示电路的逻辑功能。

（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。

CP图4-78．时序逻辑电路分析。

电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。

并说明电路的功能。

1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。

1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。

（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。

数字电路第四章答案

数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。

根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。

习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。

解：主从jk触发器的 rd、且为低有效。

只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。

q端的波形如习题4.4图所示。

习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。

cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。

当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。

rd?0时，经过10ns，状态q=0。

根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。

习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。

cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。

（1）cp=1时，设q端初态为0，则rd?1。

j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。

数电第四章习题答案

若R=0，S=1。则RR=1，SS=0，有。
若R=1，S=0。则RR=0，SS=1，有。
若R=1，S=1。则RR=0，SS=1，有。
电路的状态转换真值表如下表所示：
2）求次态方程：由上述状态转换真值表，不难得出次态方程：
3）R与S无需约束条件。
4.4已知主从结构JK触发器J、K和CP的电压波形如图P4.4所示，试画出Q、端对应的电压波形。设触发器的初始状态为。
图A4.11
4.12时钟下降沿触发的T触发器中，CP和T的信号波形如图P4.12所示，试画出端的输出波形（初态为0）。
图P4.12
解答：T触发器的特征方程为：（CP下降沿有效）
端的输出波形如图A4.12所示。
图A4.12
4.13双相时钟电路如图P4.13（a）所示，在D触发器的时钟输入端加上CP信号时，在两个与门的输出端A、B有相位错开的时钟信号。已知CP信号如图（b）所示，试画出A、B端的输出波形。（设触发器初态为0）
图P4.19
解答：根据电路图可知，
所以三个由时钟下降沿触发的JK触发器新态表达式为：
假设电路的初始状态为，可画出在8个CP作用下、、的波形如图A4.19所示。
图A4.19
4.20试画出图P4.20在一系列CP信号作用下、、的输出电压波形。触发器均为边沿触发结构，初始状态均为。
图P4.20
解答：根据电路图可知，
所以三个由时钟下降沿触发的JK触发器新态表达式为：
假设触发器的初始状态均为0，可画出在一系列CP作用下、、的输出电压波形如图A4.20所示。
图A4.20
图P4.9
解答：见图A4.9
图A4.9
4.10试画出时钟RS触发器转换成D、T、及JK触发器的逻辑电路图。

数字电子技术第四章习题答案

《数字电子技术基础》第五版数字电子技术基础》
第四章习题答案
4.1 Y=A’B’C’+A’BC+AB’C+ABC’
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 1 0 0 1 0 1 1 0
三变量奇偶检测电路，当输入便两种有偶数个1 有偶数个1时，输出否则为0 为1，否则为0。
《数字电子技术基础》第五版数字电子技术基础》
4.12 用3线-8线译码器实现多输出逻辑函数。线译码器实现多输出逻辑函数。线线译码器实现多输出逻辑函数
' ' Y1 = AC = AB ' C + ABC = m5 + m7 = ( m5 m7 )' = (Y5'Y7' )' ' ' ' ' Y2 = A ' B ' C + AB ' C '+ BC = ( m1m3 m4 m7 )' = (Y1'Y3'Y4'Y7' )' ' ' ' Y3 = B ' C '+ ABC ' = ( m0 m4 m6 )' = (Y0'Y4'Y6' )'
Y’2(2) 1 1 0 1 1
Y’2(1) 1 1 1 0 1
D2 1 1 1 1 0
设片1优先级别设片优先级别最低，优先最低，片4优先级别最高。级别最高。输出5位数为原输出位数为原码D4D3D2D1D0
《数字电子技术基础》第五版数字电子技术基础》

数字电子技术第4章组合逻辑电路习题解答

00 0
001
0 10
0 11
1 0 0
1 0 1
1 1 0
1 1 1
0
1
1
0
1
0
0
1
（2）由真值表得到逻辑函数表达式为：
(3)画出逻辑电路图
4.10、试设计一个8421BCD码的检码电路。要求当输入量DCBA≤4，或≥8时，电路输出L为高电平，否则为低电平。用与非门设计该电路。
解：（1）根据题意列出真值表为：
100
101
110
111
0
1
1
1
1
1
1
0
(2)
电路逻辑功能为：“判输入ABC是否相同”电路。
4.7已知某组合电路的输入A、B、C和输出F的波形如下图所示，试写出F的最简与或表达式。
习题4.7图
解：（1）根据波形图得到真值表：
ABC
F
000
001
010
011
100
101
110
111
1
0
0
1
0
0
1
0
(2)由真值表得到逻辑表达式为
（1）试分析电路，说明决议通过的情况有几种。
（2）分析A、B、C、D四个人中，谁的权利最大。
习题4.4图
解：（1）
（2）
ABCD
L
ABCD
L
0000
0001
0010
0011
0100
0101
0110
0111
0
0
0
1
0
0
1
1
1000
1001
1010
1011

(完整版)数字电子技术第四章答案

习题44－1 分析图P4－1所示的各组合电路，写出输出函数表达式，列出真值表，说明电路的逻辑功能。

解：图（a ）：1F AB =；2F A B =e ；3F AB = 真值表如下表所示： A B 1F2F3F0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 111其功能为一位比较器。

A>B 时，11F =；A=B 时，21F =；A<B 时，31F = 图（b ）：12F AB AB F AB =+=；真值表如下表所示： A B 1F2F功能：一位半加器，1F 为本位和，2F 为进位。

图（c ）：1(0,3,5,6)(1,2,4,7)F M m ==∑∏2(0,1,2,4)(3,5,6,7)F M m ==∑∏真值表如下表所示：功能：一位全加器，1F 为本位和，2F 为本位向高位的进位。

图（d ）：1F AB =；2F A B =e ；3F AB =功能：为一位比较器，A<B 时，1F ＝1；A=B 时，2F ＝1；A>B 时，3F ＝14－2 分析图P4－2所示的组合电路，写出输出函数表达式，列出真值表，指出该电路完成的逻辑功能。

解：该电路的输出逻辑函数表达式为：100101102103F A A x A A x A A x A A x =+++因此该电路是一个四选一数据选择器，其真值表如下表所示：1A0AF0 0 0x 0 1 1x 1 0 2x 1 13x4－3 图P4－3是一个受M 控制的代码转换电路，当M ＝1时，完成4为二进制码至格雷码的转换；当M ＝0时，完成4为格雷码至二进制的转换。

试分别写出0Y ,1Y ,2Y ,3Y 的逻辑函数的表达式，并列出真值表，说明该电路的工作原理。

解：该电路的输入为3x 2x 1x 0x ，输出为3Y 2Y 1Y 0Y 。

真值表如下： 3x2x1x0x3Y2Y1Y0YM=10 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 01 1 0 0 1 0 0 M=0 1 0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 1 111111由此可得：1M =当时，33232121010Y x Y x x Y x x Y x x =⎧⎪=⊕⎪⎨=⊕⎪⎪=⊕⎩ 完成二进制至格雷码的转换。

数电第四章练习册答案

数电第四章练习册答案问题1：解释什么是逻辑门，并给出常见的逻辑门类型。

答案：逻辑门是数字电路中的基本组件，用于实现基本的逻辑运算，如与（AND）、或（OR）、非（NOT）、异或（XOR）等。

常见的逻辑门类型包括：与门（AND）、或门（OR）、非门（NOT）、异或门（XOR）、与非门（NAND）、或非门（NOR）、同或门（XNOR）等。

问题2：描述二进制数和十进制数之间的转换方法。

答案：二进制数转换为十进制数的方法是将每个二进制位的值乘以其权重（2的幂），然后将结果相加。

十进制数转换为二进制数的方法是将十进制数除以2，取余数，然后继续除以2，直到结果为0。

问题3：什么是布尔代数？答案：布尔代数是一种数学系统，用于描述和操作逻辑运算。

它是数字电路设计中的基础，由布尔代数的基本原理和规则组成，如布尔代数的五个基本规则：交换律、结合律、分配律、德摩根定律和幂等律。

问题4：解释什么是组合逻辑电路，并给出一个例子。

答案：组合逻辑电路是一种数字电路，其输出仅依赖于当前的输入值，不包含存储元件。

一个常见的组合逻辑电路例子是加法器，它接受两个二进制数作为输入，并产生它们的和以及进位。

问题5：什么是时序逻辑电路？答案：时序逻辑电路是一种包含存储元件（如触发器）的数字电路，其输出不仅依赖于当前的输入值，还依赖于电路的历史状态。

一个常见的时序逻辑电路例子是寄存器，它可以存储一定数量的位，并在时钟信号的控制下更新其内容。

问题6：解释什么是触发器，并说明其功能。

答案：触发器是一种具有两个稳定状态的存储元件，它可以存储一位二进制信息。

触发器的功能是存储和转换信息，它们是构成更复杂时序逻辑电路的基本组件。

结束语：通过本章的练习，希望同学们能够加深对数字电子技术的理解，掌握逻辑门、二进制与十进制转换、布尔代数、组合逻辑电路和时序逻辑电路等基本概念和原理。

这些知识是数字电子技术领域的基石，对于未来深入学习和应用数字电路至关重要。

希望同学们能够不断练习，提高自己的理解和应用能力。

数字电子技术第4章习题解答

第4章习题解答4-1 写出图T4-1电路的输出函数式，证明a 、b 有相同的逻辑功能。

B(a)A(b)BA 图T4-1 习题4-1的图解4-1 Y 1= A B ' +A ' B ' ； Y 2=( A+B)(A ' +B ' )= AB ' +A ' B ' =Y 14-2 试写出图T4-2所示逻辑电路的输出函数式并化简，指出电路的逻辑功能。

A BMBA图T4-2习题4-2的图图T4-3习题4-3的图解4-2 由图T4-2写电路的输出函数式并化简得AB B A B A AB Y +''='''''=))()(( (JT4-2)由JT4-2式可知，电路实现的是二变量同或功能。

4-3 图T4-3是一个选通电路。

M 为控制信号，通过M 电平的高低来选择让A 还是让B 从输出端送出。

试写逻辑电路的输出函数式并化简，分析电路能否实现上述要求。

解4-3 由图T4-3写电路的输出函数式并化简得M B AM M B M A Y '+='''=)((( (JT4-3)由JT4-3式可知，电路能够实现选通要求，当M=1时，Y=A ；当M=0时，Y=B 。

4-4．用与非门设计一个四人表决逻辑电路，结果按“少数服从多数”的原则决定。

解4-4（1）列真值表设四个人的意见为变量A 、B 、C 、D ，表决结果为函数Y 。

按正逻辑给变量赋值：同意为“1”，不同意为“0”；提案通过为“1”，没通过为“0”，所列真值表如表JT4-4所示。

表JT4-4输入输出A B C D 0 0 0 0 0 00 0 0 1 0 1 0 1 0 10 0 0 1 1 0 1 1 0 0 0 1 1 01 1 Y000000001 0 1 0 1 0 1 01 1 1 1 1 11 1 0 0 0 1 1 0 1 1 0 00 1 1 0 1 100000000输入输出A B C D Y（2）写输出逻辑函数式由表JT4-4可写输出逻辑函数式ABCD D ABC D C AB CD B A BCD A Y +'+'+'+'= (JT4-4a)（3）化简填卡诺图，如图JT 4-4(a)所示合并最小项，得最简与—或式BCD ACD ABD ABC Y +++= (JT4-4b)（4）画逻辑电路图将式JT4-4(b)转换成与非—与非式)()()()(('''''=D BC ACD ABD ABC Y (JT4-4c)按式JT4-4(c)用与非门画逻辑电路图，如图JT4-4(b)所示。