加法器课设

沈阳航空航天大学

课程设计报告

课程设计名称：计算机组成原理课程设计

课程设计题目：定点补码加法器的设计与实现

院（系）：计算机学院

专业：计算机科学与技术

班级：14010102

学号：2011040101068

姓名：李丰

指导教师：周大海

完成日期：2014年01月10日

沈阳航空航天大学课程设计报告

目录

第1章总体设计方案 (2)

1.1设计原理 (2)

1.2设计思路 (2)

1.3设计环境 (2)

第2章详细设计方案 (4)

2.1总体方案的设计与实现 (4)

2.1.1总体方案的逻辑图 (4)

2.2功能模块的设计与实现 (5)

2.2.1求补模块的设计与实现 (5)

2.2.2加法器模块的设计与实现 (7)

第3章编程下载与硬件测试 (10)

3.1编程下载 (10)

3.2硬件测试及结果分析 (10)

参考文献 (13)

附录（电路原理图） (14)

第1章总体设计方案

1.1 设计原理

本次课程设计的题目为定点补码加法器的设计，使用Xilinx Foundation F3.1可编程器件开发工具软件，以及伟福COP2000试验箱实现目的设计。具体要求为必须用基本逻辑门实现，两相加数为7位，并含有一位符号位，采用原码输入，实现编程下载和硬件调试。

本实验输入两个原码，但是因为有符号位，不利于运算，故必须先将其转化为补码形式，再进行加法运算，然后将得到的结果再求补，从而得到正确结果。原理式为：[x]补+[y]补=[x+y]补。

1.2 设计思路

定点补码加法器的设计主要包含如下3个部分：

①原码求补；②数据相加；③结果求补并输出。

在各个部分中分别设计实现相应功能的器件，包括逻辑门电路、四位加法器等。在连接具体电路时配合相应脉冲和门电路以达到预期效果。加法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

1.3设计环境

（1）硬件环境

伟福COP2000型计算机组成原理试验仪

伟福COP2000型计算机组成原理实验系统由实验平台，开关，软件三大部分构成，该系统提供微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，具备完善的寻址方式、指令系统和强大的模拟调试功能。

（2）EDA环境

Xilinx foundation f3.1设计软件

该平台功能强大，主要用于百万逻辑门设计。其功能是：接受各种图形或文字的设计输入，并最终生成网络表文件。

（3）COP2000集成调试软件

COP2000集成开发环境是为COP2000试验仪与PC机相连进行高层次实验的配套软件，它通过试验仪的的串行接口和PC机串行接口相连，提供汇编、反编、编辑、修改指令、文件传送、调试FPGA面等功能。

第2章详细设计方案

2.1 总体方案的设计与实现

本课设要求控制信号可以采用外部开关输入或用VHDL语言编写的控制器输出的控制信号，其他部分可以调用系统资源库中的器件；必须用基本的逻辑门实现，然后封装，实现两个8位数相加，其中包括一位符号位，采用原码输入；根据具体要求先对八位二进制数利用对2求补器的拓展实现8位的求补，其中符号位可以直接输出计算，不参与求补过程。然后通过两个四位的加法器实现两个二进制数的求和。最后通过求补器转换成正确的结果，达到课设要求。

2.1.1总体方案的逻辑图

本次实验逻辑层次分明，共分为三个部分，分别为原码求补模块、加法运算模块和结果求补模块。

图2.1 加法器整体设计框图

2.2 功能模块的设计与实现

2.2.1求补模块的设计与实现

2.2.1.1功能描述

求补模块是将两个原码输入，将其转换成补码，本模块采用的是对2求补器的扩展，实现七位求补电路，并采用按位扫描技术来执行所需要的求补操作。令A=a….a1a0是给定的（n+1）位带符号的数，要求确定它的补码形式。进行求补的方法就是从数的最右端的a0开始，由右向左，直到找到第一个1，例如a i =1，这样，a i以右的每一个输入位，包括他自己，都保持不变，而a i以左的每一个输入位都求反，即1变0，0变1。另外C不许永远置0，当控制信号线E为1时，启动求补器的操作，当控制信号线为0时，输出将和输入相等，显然我们可以符号位来作为控制信号。

2.2.1.2电路图

下图是封装后的求补模块电路图，其内部结构的电路图将在后面给出并做详细介绍。

图2.2 求补模块图

2.2.1.3功能仿真

当输入信号为00001111时，不启动求补器，其输出与输入相等，结果也为00001111，当输入信号依次为10011111时，由于最高位是1，启动求补器，其输出从左起第一个1左边的数按位取反，右边的数包括1保持不变。其波形图如2.3所示，内部电路如图2.4所示。

图2.3求补模块波形图

图2.4补码转换电路图

从仿真结果分析，对于给定的例子，其输出与预想的输出完全一致，说明电路的实现符合设计要求。

2.2.2加法器模块的设计与实现

加法器模块采用了两个四位的加法器实现八位的求补电路，将前四位的最高进位进到后四位的最低进位，从而实现了八位的加法运算，加法模块如图2.5所

示。

图2.5加法模块图

当加数取00000111，被加数取00000011时，其相加结果为00001010。其中符号位都取整数，波形图如图2.6所示，内部电路如图2.7所示。

图2.6加法模块波形图