可预置加减计数器

赣南师院

物理与电子信息学院集成电路课程设计报告书基于Verilog 的可预置加减计数器设计

姓名：陈木根

班级：09电子科学与技术

学号：090803002

指导老师：陈建萍

时间：2012年5月28日

目录

内容摘要 (1)

关键词 (1)

ABSTRACT (1)

KEY WORDS (1)

1 引言 (2)

2可预置加减计数器的设计 (3)

2.1设计要求 (3)

2.2设计思路和原理 (3)

2.3 计数器端口信号4

3仿真分析 (5)

3.1验证激励及仿真结果 (5)

3.2仿真波形 (6)

4结束语 (7)

5 参考文献 (7)

附件（程序清单） (9)

基于Verilog的可预置加减计数器设计

摘要：计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中，灵活地选择与使用计数器可以实现很多复杂的功能，可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计，运用Verilog HDI 语言设计出了一种同步的可预置加减计数器，该计数器可以根据控制信号分别实现加法计数和减法计数，从给定的预置位开始计数，并给出详细的VerilogHDL源代码。最后，设计出了激励代码对其进行仿真验证，实验结果证明该设计符合功能要求，可以实现预定的功能。

关键词：Verilog HDI可逆计数器ModelSim 可预置加减计数器Design of Reversible Counter Based on Verilog HDL Abstract:Counter is one of the elements most in use in VLSI design.It has been proved that choosing and using counter properly can solve many complex problems.Discussing the design of a kind of reversible counter,the study devises a synchronous reversible counter by applying Verilog HDL.The reversible counter can count from the given preset data,the detailed VeriogHDL source code has been given.The counter can add and subtract according to control signals.Finally,the study devises stimulate code to its simulation certification.The certification result testifies that the design accord with the functiona1 requirements can realize the preconcerted function.

Keywords:Verilog HDL reversible counter M odelSim preset modified counter

1 引言

计数器对时钟脉冲进行计数，还被广泛用于定时、分频、以及各种复杂的数字电路中，是计算机中的一个重要器件，是应用最广泛的一种典型的时序电路。在目前流行的各种数字电路教材中，均分别给出了加法计数器和减法计数器，但没有给出既能完成加法计数又能完成减法计数的逻辑电路，为此本文通过使用VerilogHDL硬件描述语言设计出了一种可进行加、减计数的可逆计数器，并运用Mentor公司的ModelSim验证工具对其进行仿真验证。

2 可预置加减计数器的设计原理

2.1 可预置加减计数器的设计要求

1、预置加减计数器输出为4位，计数范围为0～FF，可以实现加法计数功能和减法计数功能，并可以从预置位开始进行计数。

2、可预置加减计数器根据加减控制信号来决定是执行加法计数还是执行减法计数，并且根据预置控制信号决定是否从预置位开始计数。

3、设计出激励代码对其进行仿真验证。

2.2 可预置加减计数器的设计思路和原理

2.2.1 设计思路

本文设计的可预置加减计数器输出为4位，计数范围为0～FF，可以实现加法计数功能和减法计数功能，并可以从预置位开始进行计数。可预置加减计数器根据加减控制信号来决定是执行加法计数还是执行减法计数，并且根据预置控制信号决定是否从预置位开始计数，当计数器加计数到最高位FF时，输出进位标志信号，并从0开始加计数，当计数器减计数到最低位0时，输出借位标志信号，并从FF开始减计数。运用VHDL语言编辑可预置加减计数器和激励代码，并进行仿真结果分析，达到实验要求。

2.2.2 设计原理

根据二进制加法运算可知，在一个多位二进制数的末尾加1，若其中第i位以下都为1时，则第i位状态（0变成1,1变成0）。而最低的状态每次在加1时都要改

变。本文设计的是4位的可预置加减计数器。

计数器同常用T触发器构成，一种是控制输入端T的状态，但每次CLK信号到达时，使该翻转的那些触发器输入端T i=1，不该翻转的T i=0。另一种是控制时钟信号，每次计数脉冲到达时，只能加到该翻转的那些触发器的CLK输入端上，而不能加给那些不该翻转的触发器。

2.2.3可预置加减计数器原理图

图1可预置加减计数器

图1为利用74161构成的预置加减计数器，通过控制输入端A和CLK来实现加法计算和减法计算。

2.3 可预置加减计数器的端口信号

图1是可预置加减计数器的端口信号图。此计数器共有9个外部信号，6个输入信号分别为DIN(宽度8位)，CI R，ENABLE，DOWNCNTCTRI ，UPCNTCTRI 和CLK。3个输出信号分别为COUT(宽度8位)、R和P。

图2可预置加减计数器的端口信号

其中时钟信号CLK为系统外部时钟，计数器在每个时钟的上升沿进行加法或减法计数；清零信号CI R负责初始化计数器，将COUT信号置为0；使能信号ENABLE