数电实验芯片引脚图课品
实验电路结构图及芯片引脚对应表
实验电路结构图及芯片引脚对应表NO.0实验电路结构图HEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11数码1数码2数码3数码4数码5数码6数码7数码8S P E A K E R扬声器译码器译码器译码器译码器译码器译码器译码器译码器FPGA/CPLD PIO15-PIO12PIO11-PIO8PIO7--PIO2HEX 键1键2键3键4键5键6键7键8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片附图2-2 实验电路结构图NO.0附图2-3 实验电路结构图NO.1附图2-4 实验电路结构图NO.2ʵÑéµç·½á¹¹Í¼NO.3ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷D9D16D15D14D13D12D11D10D8D7D6D5D4D3D2D1PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15S P E A K E RÑïÉùÆ÷12345678Ä¿±êоƬFPGA/CPLD PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7¼ü1¼ü2¼ü3¼ü4¼ü5¼ü6¼ü7¼ü8PIO15-PIO8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16附图2-5 实验电路结构图NO.3附图2-6 实验电路结构图NO.4GNDPIO45PIO46513PS/2接口VCCJ74接PC 机串行通讯接口接口电路单片机接口电路235RS-232B412MHZA键复位P34P33P32X1X2P31P30P35RST GND12345678910VCCPIO11PIO12PIO13PIO14AT89C2051EU3P37P10P11P12P13P14P15P16P17VCC 11121314151617181920PIO15PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO317.2K P29->A14)27512(PIN30->VCC,PIN3->A15,PIN29->WE)628128(PIN30->VCC,PIN3->A14,RAM/ROMP29->WE)62256(PIN30->VCC,PIN3->A14,6264(PIN30->VCC,PIN29->WR)PIN30->A17,PIN3->A15,PIN29->A14)29C040(PIN31->WE,PIN1->A18,PIN3->A15,PIN29->A14)27040(PIN31->A18,PIN30->A17,PIN29->A14)27020(PIN30->A17,PIN3->A15,P29->A14)27010(PIN30->VCC,PIN3->A15,PIO40PIO41PIO42PIO43PIO44R78 200R77 200R76 20010548761413321 视频接口VGA J6A18/A19A18/A15/WE PIO49VCC SLA17RAM_ENVCC GND SLRAMPIO26PIO25PIO24PIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39PIO14PIO47PIO10PIO48PIO9PIO46PIO45PIO11PIO12PIO13PIO8PIO15PIO31PIO30PIO29PIO28PIO273231302928272625242322212019181716151413121110987654321VCC GND2708027040270202701027512272562764628128622566264VCC A17/VCC WR/A14A13A8A9A11OE A10CS1D7D6D5D4D3GND D2D1D0A0A1A2A3A4A5A6A7A12A14(A15)A1610K VCCVR1PIO31PIO29PIO30PIO28PIO27PIO26PIO25PIO24131415164D7D6D5D4D35D26D1D07PIO37+5JP251pFC27JP2(COMP)COMP LM311VCC10K -12+124823TL082/1AIN0AOUT1021035.1KR72765TL082/2841+12-12滤波0滤波1FITCOMMEU2DAC0832118171032WR1FB93211IOUT1IOUT212/CS WR2XFER A GND D GNDVREF8VCC 20VCCJP2(1/2,3/4)D1PIO8D2D3D4D5D6D7D8PIO9PIO10PIO11PIO12PIO15PIO14PIO13实验电路结构图NO.5S P E A K E R扬声器FPGA/CPLD 目标芯片12345678D16D15D14D13D12D11D10D9PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器译码器译码器PIO15-PIO8PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1键2键3键4键5键6键7键8P I O 8J P 2(5/6)P I O 8(23)(24)1216272610C L O C K 750K H Z A F I T102C 30103C 29P I O 37P I O 35C O M MC O M PA D E O C A D E NJ P 22018161412108642191715131197531021+5V A I N 0A I N 1r e f (-)r e f (+)I N -1I N -06922257171415818192021E U 1A D C 0809P I O 16P I O 17P I O 18P I O 19P I O 20P I O 21P I O 22P I O 23P I O 32P I O 33P I O 35P I O 34m s b 2-12-22-32-42-52-62-7l s b 2-8E O C A D D -A A D D -B A D D -C A L E E N A B L E S T A R T附图2-7 实验电路结构图NO.5附图2-8 实验电路结构图NO.6D16D15D14D13D12D11D9D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41PIO40D1NO.7实验电路结构图S P E A K E R扬声器FPGA/CPLD 目标芯片12345678PIO0PIO2PIO3PIO4PIO5PIO6PIO7单脉冲单脉冲单脉冲键1键2键3键4键5键6键7键8PIO47-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器附图2-9 实验电路结构图NO.7附图2-10 实验电路结构图NO.8附图2-11 实验电路结构图NO.9附图2-12 实验电路结构图NO.BD22D21D20D19D18D17VCC87654321SDA （PIO79）SCL （PIO78）24C01GNDVCCPIO77PIO766PS/254321GNDVCCD-（PIO76）D+（PIO77）SLAVEUSB GND键12键11键9键1010K X 4PIO75PIO74PIO72PIO73VCCP I O 71P I O 76P I O 77P I O 70P I O 69P I O 68数码14数码13数码12数码11数码10数码9PIO67PIO66PIO65PIO64PIO63PIO62PIO61PIO60hg f e d c b a 888888附图2-13 实验电路结构图COM万能接插口与结构图信号/与芯片引脚对照表附录二：《EDA技术》部分实验参考源程序一、8位硬件加法器设计程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8 ISPORT ( CIN : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT : OUT STD_LOGIC );END ADDER8;ARCHITECTURE behav OF ADDER8 ISSIGNAL SINT : STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINSINT <= ('0'& A) + B + CIN ;S <= SINT(7 DOWNTO 0); COUT <= SINT(8);END behav;选择实验电路NO.1验证此加法器的功能。
数电实验报告：实验4-计数器及应用161
广东海洋大学学生实验报告书（学生用表）实验名称课程名称 课程号 学院(系)专业 班级 学生姓名 学号 实验地点 实验日期实验4 计数器及其应用一、实验目的1、熟悉中规模集成计数器的逻辑功能及使用方法2、掌握用74LS161构成计数器的方法3、熟悉中规模集成计数器应用二、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。
计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
本实验主要研究中规模十进制计数器74LS161的功能及应用。
1、中规模集成计数器74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示：管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ；图1 74LS161 管脚图GDOU-B-11-112该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。
各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。
时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示：表1 74LS161 逻辑功能表2、实现任意进制计数器由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。
(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
常用芯片引脚图
附录常用TTL集成电路引出端功能图
74LS00 四2输入与非门
74LS02 四二输入或非门74LS04 六反相器
74LS08 四2输入与门74LS20 双4输入与非门
74LS32 四2输入或门74LS47 BCD-七段译码器/驱动器
74LS51 二路3-3输入，二路2-2输
74LS73 双JK触发器(带清除，负触发) 入与或非门
74LS74 双上升沿D触发器74LS76 双JK触发器
74LS77 四位双稳锁存器74LS86 四2输入异或门
74LS90 十进制计数器74LS112 双JK触发器
74LS125 四总线缓冲器74LS138 3—8译码器
74LS139 双2—4译码器74LS151 八选一数据选择器(互补输出，选通输入)
74LS160 十进制同步计数器
（异步清除）74LS161 四位二进制同步计数器
74LS163 四位二进制同步计数器74LS175 四上升沿D触发器
74LS192 BCD同步加/减计数器
74LS194 四位双向移位寄存器（双时钟）
74LS253 双四选一数据选择器74LS283 超前进位集成4位加法器
LM358 双运算放大器NE555 单时基集成电路
CD4001 CD4017 十进制计数/分配器
CD4011 四2输入端与非门CD4043 四三态R-S锁存触发器
（“1”触发）
CD4051 单八路模拟开关CD40106 六施密特触发器。
数电实验2-组合逻辑电路装测调试方法
暨南大学本科实验报告专用纸课程名称数字电子技术实验成绩评定实验项目名称组合逻辑电路装测调试方法指导教师实验项目编号071200031实验项目类型验证+设计实验地点实B406 学生姓名学号学院电气信息学院专业实验时间2016年4月19 日一、实验目的1.学习应用实验的方法分析组合逻辑电路。
2.学习数字电路设计和装测调试方法。
3.学习数字系统综合实验平台可编辑数字波形发生器使用方法。
二、实验器件、设备和仪器1. 三3输入与非门74LS10 1片2. 双4输入与非门74LS20 1片3. 4异或门74LS86 1片4. 6反相器74LS04 1片5. 四2输入与非门74LS00 1片6. PC机（数字信号显示仪） 1台7. GOS－6051示波器 1台8. 数字万用表UT56 1台9. TDS－4数字系统综合实验平台 1台三、实验原理1.芯片引脚图2.组合逻辑电路测试方法介绍数字电路静态测试方法指的是：给定数字电路若干组静态输入值，测定数字电路的输出值是否正确。
数字电路状态测试的过程是在数字电路设计好后，将其安装连接成完整的线路，把线路的输入接到逻辑电平开关上，线路的输出接到电平指示灯（LED）或用万用表测量进行电平测试,按功能表或状态表的要求，改变输入状态，观察输入和输出之间的关系是否符合设计要求。
数字电路电平测试是测量数字电路输入与输出逻辑电平（电压）值是否正确的一种方法。
静态测试是检查设计与接线是否正确无误的重要一步。
数字电路动态测试方法是：在静态测试的基础上，按设计要求在输入端加动态脉冲信号，观察输出端波形是否符合设计要求，这是动态测试，动态测试的主要目的测试电路的频率特性（如测试电路使用时的频率范围）等）及稳定特性等。
四、实验内容1.用实验方法分析由异或门组成的组合逻辑电路①用一片74LS86按图1连接逻辑电路。
②采用静态测试方法进行逻辑电路测试。
接好电路后，将输入信号用逻辑开关置入（由逻辑电平信号源提供输入信号），输出结果输出接LED指示灯通过逻辑电平指示灯进行显示测试。
74LS74内部结构-引脚图-管脚-逻辑图(双D触发器)、原理图和真值表以及波形图分析
74LS74内部结构引脚图管脚逻辑图(双D触发器)、原理图和真值表以及波形图分析下面介绍一下74ls74，74ls74内部结构，74ls74引脚图，74ls74管脚图，74ls74逻辑图。
在TTL电路中，比较典型的d触发器电路有74ls74。
74ls74是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发d触发器电路。
(图点击，或下载后可放大)(图点击，或下载后可放大)----------------------原理图和真值表以及波形图分析边沿D 触发器:负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
工作原理:SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。
当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G 6的输出状态决定。
Q3=Q5=D，Q4=Q6=D。
由基本RS触发器的逻辑功能可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G 5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。
数字电路实验芯片引脚图
数字电路实验芯片引脚图数字电路实验一、芯片引脚图真值表：二、组合逻辑电路实验设计题1．举重比赛有3个裁判，一个主裁判A和两个辅裁判B和C，杠铃完全举上的裁决由每个裁判按下自己的按键来决定。
当3个裁判判为成功或两个裁判（其中一个为主裁判）判为成功则成功绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
2．设输入数据为4位二进制数，当该数据能被3整除时绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
3．设输入数据为4位二进制数，当该数据能被5整除时绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
4．试设计一个四人表决器，当四个人中有3个人或4个人赞成时绿灯亮表示建议被通过，否则红灯亮表示建议被否决。
试用74LS151设计此逻辑电路。
5．设输入数据为4位二进制数，设计由此二进制数决定的偶校验逻辑电路，即当此二进制数中有偶数个1时绿色指示灯亮，否则红色指示灯亮。
试用74LS151设计此逻辑电路。
6．某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。
请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。
试用74LS151设计此逻辑电路。
7．用74LS151实现一个函数发生器，其功能是：当S1S0=00时，Y=AB；当S1S0=01时，Y=A+B；当S1S0=10时，Y=A B；当S1S0=11时，Y=。
试用74LS151设计此逻辑电路。
8．试用两片74LS151实现16选1数据选择器。
三、时序逻辑电路实验设计题1．用十进制计数－译码器CC4017设计一个8盏灯的流水灯电路。
2．用74LS161设计一个12进制的加1计数器。
其代码转换图为：0000→0001→0010→…→1011循环。
每循环一次产生一个进位脉冲。
3．用74LS161设计一个12进制的加1计数器。
其代码转换图为：0100→0101→0110→…→1111循环。
实验引脚图和真值表
机电工程学院数字电路实验IC参考手册本手册包含下列IC芯片（共15 种）：74HC00、74HC01、74HC125、74HC138、74HC20、74HC153、74HC32 74HC283、74HC04、74HC86、74HC74、74HC76、74HC90、74HC194 555定时器、74HC161。
1．74HC00(四二输入与非门)74HC00引脚图74HC00真值表2．74HC01(四二输入与非门，OC输出)74HC01引脚图74HC01真值表3．74HC125（四三态门）74HC125引脚图74HC125真值表4．74HC138(3-8译码器)74HC138引脚图74HC138真值表5．74HC20（双4输入与非门）74HC20引脚图74HC20真值表6．74HC153(双四选一数据选择器)74HC153引脚图74HC153真值表7．74HC32(四2输入端或门)74HC32引脚图74HC32真值表8．74HC283(4位二进制全加器)74HC283引脚图74HC283真值表9．74HC04(六位反相器)74HC04引脚图74HC04真值表10．74HC86(四2输入端异或门)74HC86引脚图74HC86真值表11．74HC74(双上升沿D型触发器)74HC74引脚图74HC74真值表12．74HC76(双j-k触发器)74HC76引脚图74HC76真值表13．74HC90(二/五分频十进制计数器)74HC90引脚图74HC90真值表14．74HC194(4位并入/串入-并出/串出移位寄存)74HC194引脚图74HC194真值表15．555定时器555引脚图16.74ls4717. 74hc161。
数电实验讲义(2改)
第一部分实验教学部分基本原理实验实验一门电路逻辑功能测试及应用一、实验目的1.熟悉数字电路学习机和双踪示波器的使用方法；2.熟悉门电路的逻辑功能；3.掌握TTL门电路、CMOS门电路功能及外特性的测试方法；4.掌握基本集成逻辑芯片的正确使用与应用。
二、实验器材1.数字电路学习机1台2.双踪示波器1台3.万用表1台4.集成芯片74LS00四2输入TTL与非门1片74LS02四2输入TTL或非门1片TC4011四2输入COMS与非门1片5.0～10KΩ电位器1只6.导线若干三、预习要求1.了解数字电路学习机和双踪示波器的使用方法（见附录）；2.熟悉所用集成芯片的引线位置及各引线用途；3.复习门电路工作原理及相应逻辑表达式；4.复习门电路主要特性及参数的意义。
四、实验内容及步骤实验前按学习机使用说明书先检查学习机电源是否正常，然后选择实验用的集成芯片，按自己设计的实验接线图接好连线，特别注意V CC及地线不能接错。
线接好后经实验指导老师检查无误方可通电实验。
实验中改动接线须先断开电源，接好线后再通电实验。
1.测试门电路的逻辑功能分别将集成芯片74LS00、TC4011、74LS02插入面包板，接好V CC和地线，输入端接S1~S8（电平开关输出插口）任意两个，输出端接电平显示发光二极管（D1~D8）任意一个，列出各自的真值表，写出逻辑表达式。
（集成芯片引脚图见图1-9、图1-10、图1-11）2.TTL门电路（74LS00）主要参数的测试（1）输出高电平V OH与输出低电平V OL的测定。
V OH—是指输入端有一个或一个以上为低电平时的输出高电平值，其测试图如图1-1所示。
V OL —是指输入端全部接高电平时的输出低电平值，其测试图如图1-2所示。
（2）输入短路电流I IS 的测定。
I IS —是指输入端有一个接地，其余输入端接高电平（或TTL 门输入端的开路）时，流入接地输入端的电流。
有时也把V I =0时的输入电流叫输入短路电流I IS 。
数字逻辑实验内容及芯片引脚图
数字逻辑实验计划及要求（附录：实验所用芯片引脚图及功能说明）实验一逻辑门功能验证及应用电路实验1．实验目的：（1）了解并掌握基本逻辑门电路的逻辑功能；（2）熟悉基本逻辑门电路的应用；（3）熟悉三态门和OC门电路的应用；（4）学习实验台的使用方法。
2．实验所用器件：四二输入端与非门组件2片，型号为：74LS00四二输入端与非门(OC)组件1片，型号为：74LS01四二输入端或非门组件1片，型号为：74LS02二与或非门组件1片，型号为：74LS51四异或门组件1片，型号为：74LS86四三态门组件1片，型号为：74LS125排电阻（上拉电阻）3．预习要求：（1）查出实验用器件引脚功能，画出实验电路图；（2）复习TTL各逻辑门电路的工作原理；（3）按实验内容要求设计电路。
4．实验内容（1）测试实验所用器件的逻辑功能，填写真值表。
（2）用一片74LS00实现一2输入端异或门的功能。
（3）用一片74LS01及排电阻实现芯片74LS51的功能，做（AB+CD）’一组。
（4）用三态门组成两路总线传输电路。
5．实验要求记录各实验观察结果并与理论所得各真值表进行比较。
6．思考任何一逻辑电路均可分别用与非门，或非门，与或非门实现，为什么？实验二组合电路功能验证及应用电路实验1．实验目的：（1）熟悉常用组合逻辑芯片的功能；（2）掌握组合逻辑电路的设计方法。
2．实验所用器件3-8线译码器一片，型号为：74LS1388路数据选择器一片，型号为：74LS1514位数码比较器一片，型号为：74LS85四输入端与非门一片，型号为：74LS203．实验内容（1）74LS85，74LS151的功能。
（2）用一片74LS85及一片74LS00组成5位二进制数值比较器。
（3）用74LS138和74LS20组成一位全加器。
（4）用一片74LS151实现三人多数表决器。
4．实验要求记录各实验观察结果并与各器件功能表和一位全加器真值表进行比较。
引脚图及功能表
74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中，下面我就给大家介绍一下这个元件的一些参数与应用技术等资料。
<74ls48引脚图>
十进制可逆计数器74LS192引脚图管脚及功能表
十进制可逆计数器74LS192引脚图管脚及功能表
74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：
图 74LS192的引脚排列及逻辑符号
（a）引脚排列 (b) 逻辑符号
图中：为置数端，为加计数端，为减计数端，为非同步进位输出
端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
其功能表如下：。
数电实验 芯片引脚图
74LS00四2输入与非门
74LS04六反相器
74LS08四2输入与门
74LS20双4输入与非门
74LS54四2-3-3-2输入与或非门
74LS74双D触发器
74LS86四2输入异或门
74LS112双JK触发器
74LS1518选1数据选择器(互补输出)
74LS153双4选1数据选择器/多路选择器
74LS1383-8线译码器/多路转换器
74LS192同步可逆计数器(bcd,二进制)
74LS194四位双向通用移位寄存器
CD4001四2输入或非门
CC45114-7段锁存译码器/驱动器
DAC0832D/A转换器
ADC0809A/D转换器
μA741运算放大器
数电实验7——计数器. 报告docx
深圳大学实验报告课程名称：数字电子技术实验项目名称：计数器学院：光电工程学院专业：光源与照明指导教师：**报告人：黄学号：2016 班级：实验时间：2018年12月19日实验报告提交时间：教务处制三、实验原理：计数器器件是应用较广的器件之一，它有很多型号，各自完成不同的功能，可根据不同的需要选用。
本实验选用74LS162做实验器件。
74LS162引脚图见图1。
74LS162是十进制BCD同步计数器。
Clock是时钟输入端，上升沿触发计数触发器翻转。
允许端P和T都为高电平时允许计数，允许端T为低时禁止Carry产生。
同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。
清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。
74LS162的进位位Carry在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。
四、实验内容与步骤：（一）实验内容：1、用1片74LS162和1片74LS00采用复位法构一个模7计数器。
用单脉冲做计数时钟，观测计数状态，并记录。
用连续脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。
2、用1片74LS162和1片74LS00采用置位法构一个模7计数器。
用单脉冲做计数时钟，观测并记录Q D，Q C，Q B，Q A的波形。
3、用2片74LS162和1片74LS00构成一个模60计数器。
2片74LS162的Q D，Q C，Q B，Q A分别接两个译码显示的D，B，C，A端。
用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。
（二）实验接线及测试结果：1、复位法构成的模7计数器接线图及测试结果（1）复位法构成的模7计数器接线图图9.1 复位法7进制计数器接线图1 图9.2 复位法7进制计数器接线图2 图中，AK1是按单脉冲按钮，LED0，LED1，LED2和LED3是逻辑状态指示灯，100kHz 是连续脉冲源。
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1G 1
B
2
1C3 3
1C2 4
1C1 5
1C0 6
1Y 7
GND 8
16 Vcc 15 2G 14 A 13 2C3 12 2C2 11 2C1 10 2C0 9 2Y
74LS153双四选 一
输
地址选择 使能
A
BĒ
C0
*
*1
*
0
00
C0
0
10
*
1
00
*
1
10
*
1 G1
6 C0 5 C1 4 C2 3
123 4567
A B C D E F GND
2). 74LS138
输入端 允许 选择
输 出 端 (低有效）
G1 G2 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
数据输出
Vcc Y0 Y1Y2 Y3 Y4Y5Y6 16 15 14 13 12 11 10 9
X 1 XXX 1 1 1 1 1 1 1 1 0 X XXX 1 1 1 1 1 1 1 1
ABC
使 能 端 输出 地 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 110 1 1 1 1 1 1 0 1
1 0 111 1 1 1 1 1 1 1 0
G1=1 G2=0器时译码正常工作
1. 1) 验证数据选择 器的功能。
74LS153是一个双4 选一数据选择器， 功能表见指导书 表5-10。
Q0 14 Q1 13
10 A0 12 A1
A=B 6 F2
5V cp
7 10 2
P T
Q2 12 Q3 11
74LS161
13 A2 15 A3
5V
2 3
a<b a=b
4 a>b
A>B 5 F3
74LS85
Q3 Q2 Q1 Q0
0 000 0 001 0 010 0 011 0 100 0 101 0 110 0 111 1 000 1 001 1 010 1 011
1 2 3 4 5 6 78
B3 A<B A=B A>B A>B A=B A<B GND
数据输入 联级输入
输出
输入
时清置 钟除数
P
T
X0XXX
1 0 XX
1 1 1 1
X110X
X11X0
输出 Qn
清除 置数 计数 不计数 不计数
Vcc NC H G NC NC Y
14 13 ቤተ መጻሕፍቲ ባይዱ2 11 10 9 8 74LS30
VCC 5V
4321 U1
4321
15 1 10 9
A B C D
QA QB QC QD
3 2 6 7
3 4 5 6
A B C D
7 2
SL SR
9 10
S0 S1
1 11
~CLR CLK
QA QB QC QD
15 14 13 12
74LS194D
4 11 5
14
~CTEN ~LOAD ~U/D ~RCO
5 10 69 77
74LS138
Q3 Q2 Q1 Q0
74LS30
0 010 0 011
0 100
1
0 101
0 110
2
0 111
1 000
3
8 F1
1 1
001 010
4
1 011
5
1 100
1 101
F1 F2 F3
1
12 F2
F3 74LS10
VCC
U2
5V
U7
U4
DCD_HEX
DCD_HEX
C3 B
VCC5V
16
Y1 7
8
A
2 14
入
数
据
输出
C1 C2 C3
Y
*
*
*
*
C1
*
*
C2
*
*
*
0
*
C0
*
C1
*
C2
C3 C3
三.实验内容与步骤
1.用74LS161和74LS85产生脉冲序列
5V
5V
19
3 4
D0cr D1
LD
6 10 345
9 11
14 1
B0 B1
B2 B3
5V A<B
7
F1
5 D2 6 D3
15 14 13 12 11 10 9 7
74LS138D VCC
5V
逻辑开关
74LS163D
X3 X4 X5 X6 2.5 V 2.5 V 2.5 V 2.5 V
X2 2.5 V
X1 2.5 V
U8A
74LS10D U9A
74LS10D
2.写出内容与步骤，画出逻辑图。 3.记录测得的数据，整理实验记录。 4.分析实验中故障的原因及排除方法。
同步加/减十进制计数器 74LS190管脚图
B1 QB
QA
允许G 加/减D/U
Qc QD GND 8
16 VCC A
CLK 串行时钟RC 最大/最小
置数PL C
9D
A B C D数据输入 QA QB QC QD输出
CLR
右移串 行输入
A
B
C
D
左移串 行输入
GND
1 16 VCC 2 15 QA
3 14 QB
4 13 QC 5 12 QD
6 11 CLK
7 10 S1
89
S0
74LS194管脚图
MAX/MIN CLK
13 12VCC
3
4
5V
5 6
A B C D
U3
QA QB QC QD
14 13 12 11
74LS190D
输入脉冲
7 10
ENP ENT
RCO 15
9 1
~LOAD ~CLR
2 CLK
U6
U5A 7400N
1 2 3
A B C
6 4 5
G1 ~G2A ~G2B
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
F1 F2 F3
2.用74LS161和74LS138及逻辑门产生脉冲序列
5V
6 19
5V
3 4
Dc0 r D1
LD
1 3 405
5 D2
6 D3
Q0 14 Q1 13
5V cp
7 10
P
2T
Q2 12 Q3 11
5V
74LS161
1 A0 2 A1 3 A2 5 E3 4 E2 6 E1
0
1 2 13 3 12 4 11
1 0 000 0 1 1 1 1 1 1 1
74LS138 G2A G2B G1 Y7
1 0 001 1 0 1 1 1 1 1 1 1 0 010 1 1 0 1 1 1 1 1 1 0 011 1 1 1 0 1 1 1 1
1 2 3 456 7 8
1 0 100 1 1 1 1 0 1 1 1
3.芯片管脚及功能
串行进
输出 允许 置入
Vcc位输出QA QB QC QD T LD
16 15 14 13 12 11 10 9 74LS161
1 2 3 4 5 6 78
Cr CP A B C D P GN
清除
数据输入 允许 D
数据输入 Vcc A3 B2 A2 A1 B1 A0 B0
16 15 14 13 12 11 10 9 74LS85