实验电路结构图及芯片引脚对应表
实验电路结构图及芯片引脚对应表
NO.0
实验电路结构图
HEX
PIO2PIO3PIO4PIO5PIO7PIO6D1
D2
D3
D4
D5
D6
D7
D8
D16
D15
D14
D13
D12
D11
数码1
数码2
数码3
数码4
数码5
数码6
数码7
数码8
S P E A K E R
扬声器
译码器译码器译码器译码器译码器译码器译码器译码器
FPGA/CPLD PIO15-PIO12
PIO11-PIO8PIO7--PIO2HEX 键1
键2
键3键4键5键6键7键8PIO47-PIO44
PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片
附图2-2 实验电路结构图NO.0
附图2-3 实验电路结构图NO.1
附图2-4 实验电路结构图NO.2
êμ?éμ??·?á11í?
NO.3
ò????÷
ò????÷ò????÷ò????÷ò????÷ò????÷ò????÷ò????÷D9
D16D15D14D13D12D11D10
D8D7D6D5D4D3D2D1PIO8
PIO9
PIO10
PIO11
PIO12
PIO13
PIO14
PIO15
S P E A K E R
??éù?÷
1
2
3
4
5
6
7
8
??±êD???FPGA/CPLD PIO0
PIO1PIO2PIO3PIO4PIO5PIO6PIO7?ü1
?ü2?ü3?ü4?ü5?ü6?ü7?ü8PIO15-PIO8PIO47-PIO44
PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16
附图2-5 实验电路结构图NO.3
附图2-6 实验电路结构图NO.4
GND
PIO45
PIO46513
PS/2接口
VCC
J7
4接PC 机
串行通讯接口接口电路
单片机接口电路
2
35RS-232B412MHZA
键
复位P34
P33
P32
X1
X2
P31
P30
P35
RST GND
1
2
3
4
56
7
8
9
10
VCC
PIO11
PIO12PIO13PIO14AT89C2051
EU3P37P10P11P12P13P14P15P16P17VCC 11121314151617181920
PIO15PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO31
7.2K P29->A14)
27512(PIN30->VCC,PIN3->A15,PIN29->WE)628128(PIN30->VCC,PIN3->A14,RAM/ROM
P29->WE)62256(PIN30->VCC,PIN3->A14,6264(PIN30->VCC,PIN29->WR)
PIN30->A17,PIN3->A15,PIN29->A14)29C040(PIN31->WE,PIN1->A18,PIN3->A15,PIN29->A14)27040(PIN31->A18,PIN30->A17,PIN29->A14)27020(PIN30->A17,PIN3->A15,P29->A14)27010(PIN30->VCC,PIN3->A15,PIO40
PIO41PIO42PIO43PIO44
R78 200
R77 200R76 200
105487
6
14
13
3
21 视频接口
VGA J6A18/A19A18/A15/WE PIO49VCC SLA17RAM_EN
VCC GND SLRAM
PIO26PIO25PIO24PIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39PIO14PIO47PIO10PIO48PIO9PIO46PIO45PIO11PIO12PIO13PIO8PIO15PIO31PIO30PIO29PIO28PIO27
32
313029282726252423222120191817
16
151413121110987654321VCC GND
2708027040270202701027512272562764628128622566264VCC A17/VCC WR/A14
A13A8A9A11OE A10CS1D7D6D5
D4D3GND D2D1D0A0A1A2A3A4A5A6A7A12A14(A15)A1610K VCC
VR1
PIO31
PIO29PIO30PIO28PIO27PIO26PIO25PIO2413
1415164D7
D6D5D4D35D26D1D07PIO37
+5
JP2
51pFC27
JP2(COMP)
COMP LM311VCC
10K -12
+1248
23TL082/1
AIN0
AOUT
102
103
5.1K
R72765TL082/2
8
4
1
+12
-12
滤波0滤波1FIT
COMM
EU2DAC0832
1181710
32WR1
FB
9
3
211IOUT1IOUT2
12/CS WR2XFER A GND D GND
VREF
8
VCC 20VCC
JP2(1/2,3/4)
D1PIO8
D2D3D4D5D6D7D8PIO9
PIO10
PIO11
PIO12
PIO15
PIO14
PIO13
实验电路结构图
NO.5
S P E A K E R
扬声器
FPGA/CPLD 目标芯片1
2
3
4
5
6
7
8
D16D15D14D13D12D11D10D9
PIO47-PIO44
PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器译码器
译码器PIO15-PIO8PIO0
PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1
键2键3键4键5键6键7键8P I O 8J P 2(5/6)P I O 8
(23)(24)1216272610C L O C K 750K H Z A F I T
102
C 30103
C 29P I O 37
P I O 35
C O M M
C O M P
A D E O C A D E N
J P 2
20
1816141210864219
1715131197531021+5V A I N 0A I N 1r e f (-)r e f (+)I N -1I N -0692225717
1415818192021E U 1A D C 0809P I O 16
P I O 17P I O 18P I O 19P I O 20P I O 21P I O 22P I O 23P I O 32
P I O 33P I O 35
P I O 34
m s b 2-1
2-22-32-42-52-62-7l s b 2-8E O C A D D -A A D D -B A D D -C A L E E N A B L E S T A R T
附图2-7 实验电路结构图NO.5
附图2-8 实验电路结构图NO.6
D16D15D14D13D12D11D9D8PIO47
D7PIO46
D6PIO45
D5PIO44
D4PIO43
D3PIO42
D2PIO41
PIO40
D1NO.7
实验电路结构图
S P E A K E R
扬声器
FPGA/CPLD 目标芯片1
2
3
4
5
6
7
8
PIO0
PIO2PIO3PIO4PIO5PIO6PIO7单脉冲
单脉冲单脉冲
键1
键2
键3
键4
键5
键6
键7
键8
PIO47-PIO40PIO39-PIO36
PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器
译码器
附图2-9 实验电路结构图NO.7
附图2-10 实验电路结构图NO.8
附图2-11 实验电路结构图NO.9
附图2-12 实验电路结构图NO.B
D22
D21
D20D19D18D17
VCC
8765
4321SDA （PIO79）
SCL （PIO78）24C01GND
VCC
PIO77
PIO76
6PS/254
3
21
GND
VCC
D-（PIO76）
D+（PIO77）SLAVE
USB GND
键12
键11
键9
键10
10K X 4
PIO75
PIO74
PIO72
PIO73
VCC
P I O 71
P I O 76
P I O 77
P I O 70
P I O 69
P I O 68
数码14
数码13数码12数码11数码10数码9PIO67
PIO66PIO65PIO64PIO63PIO62PIO61PIO60h
g f e d c b a 8
8
8
8
8
8
附图2-13 实验电路结构图COM
万能接插口与结构图信号/与芯片引脚对照表
附录二：《EDA技术》部分实验参考源程序一、8位硬件加法器
设计程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8 IS
PORT ( CIN : IN STD_LOGIC;
A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
COUT : OUT STD_LOGIC );
END ADDER8;
ARCHITECTURE behav OF ADDER8 IS
SIGNAL SINT : STD_LOGIC_VECTOR(8 DOWNTO 0);
BEGIN
SINT <= ('0'& A) + B + CIN ;
S <= SINT(7 DOWNTO 0); COUT <= SINT(8);
END behav;
选择实验电路NO.1验证此加法器的功能。
二、含异步清0和同步时钟使能的4位加法计数器程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4B IS
PORT (CLK : IN STD_LOGIC;
RST : IN STD_LOGIC;
ENA : IN STD_LOGIC;
OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT4B;
ARCHITECTURE behav OF CNT4B IS
SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P_REG: PROCESS(CLK, RST, ENA)
三、7段数码显示译码器设计程序
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DecL7S IS
PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;
LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;
END ;
ARCHITECTURE one OF DecL7S IS
BEGIN
PROCESS( A )
BEGIN
CASE A(3 DOWNTO 0) IS
WHEN "0000" => LED7S <= "0111111" ; -- X“3F”→0 WHEN "0001" => LED7S <= "0000110" ; -- X“06”→1 WHEN "0010" => LED7S <= "1011011" ; -- X“5B”→2 WHEN "0011" => LED7S <= "1001111" ; -- X“4F”→3 WHEN "0100" => LED7S <= "1100110" ; -- X“66”→4 WHEN "0101" => LED7S <= "1101101" ; -- X“6D”→5 WHEN "0110" => LED7S <= "1111101" ; -- X“7D”→6 WHEN "0111" => LED7S <= "0000111" ; -- X“07”→7 WHEN "1000" => LED7S <= "1111111" ; -- X“7F”→8 WHEN "1001" => LED7S <= "1101111" ; -- X“6F”→9 WHEN "1010" => LED7S <= "1110111" ; -- X“77”→10 WHEN "1011" => LED7S <= "1111100" ; -- X“7C”→11 WHEN "1100" => LED7S <= "0111001" ; -- X“39”→12 WHEN "1101" => LED7S <= "1011110" ; -- X“5E”→13 WHEN "1110" => LED7S <= "1111001" ; -- X“79”→14 WHEN "1111" => LED7S <= "1110001" ; -- X“71”→15 WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ;
四、数控分频器的设计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY PULSE IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF PULSE IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
IF CNT8 = "11111111" THEN
CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平
ELSE CNT8 := CNT8 + 1; --否则继续作加1计数
FULL <= '0'; --且输出溢出标志信号FULL为低电平
END IF;
END IF;
END PROCESS P_REG ;
P_DIV: PROCESS(FULL)
VARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL = '1'
THEN CNT2 := NOT CNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反
IF CNT2 = '1' THEN FOUT <= '1';
ELSE FOUT <= '0';
END IF;
END IF;
END PROCESS P_DIV ;
END;
五、4位十进制频率计设计程序
LIBRARY IEEE; --测频控制器
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TESTCTL IS
PORT ( CLKK : IN STD_LOGIC; -- 1Hz
CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);
END TESTCTL;
ARCHITECTURE behav OF TESTCTL IS
SIGNAL DIV2CLK : STD_LOGIC;
BEGIN
PROCESS( CLKK )
BEGIN
IF CLKK'EVENT AND CLKK = '1' THEN DIV2CLK <= NOT DIV2CLK;
END IF;
END PROCESS;
PROCESS (CLKK, DIV2CLK)
BEGIN
IF CLKK='0' AND Div2CLK='0' THEN RST_CNT <= '1';
ELSE RST_CNT <= '0'; END IF;
END PROCESS;
LOAD <= NOT DIV2CLK ; CNT_EN <= DIV2CLK;
END behav;
**********************************
LIBRARY IEEE; --4位锁存器
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG4B IS
PORT ( LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END REG4B;
ARCHITECTURE behav OF REG4B IS
BEGIN
PROCESS(LOAD, DIN)
BEGIN
IF LOAD'EVENT AND LOAD = '1' THEN DOUT <= DIN; --时钟到来时，锁存输入数据 END IF;
END PROCESS;
END behav;
六、状态机实现序列检测器的设计程序
【例6-27】
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SCHK IS
PORT( DIN，CLK，CLR : IN STD_LOGIC ; --串行输入数据位/工作时钟/复位信号 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出END SCHK;
ARCHITECTURE behav OF SCHK IS
SIGNAL Q : INTEGER RANGE 0 TO 8 ;
SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数
BEGIN
D <= "11100101 " ; --8位待检测预置数
PROCESS( CLK, CLR )
BEGIN
IF CLR = '1' THEN Q <= 0 ;
ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位
CASE Q IS
WHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;
WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;
WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;
WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;
WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ;
WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;
WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ;
WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ;
WHEN OTHERS => Q <= 0 ;
END CASE ;
END IF ;
END PROCESS ;
PROCESS( Q ) --检测结果判断输出
BEGIN
IF Q = 8 THEN AB <= "1010" ; --序列数检测正确，输出“A”
ELSE AB <= "1011" ; --序列数检测错误，输出“B”
END IF ;
END PROCESS ;
END behav ;
提示：若对于 D <= "11100101 "，电路需记忆：初始状态、1、11、111 、 1110 、11100、111001、1110010、11100101 共9种状态。
七、用状态机对ADC0809的采样控制电路实现
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ADCINT IS
PORT ( D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --0809的8位转换数据输出
CLK ,EOC : IN STD_LOGIC; --CLK是转换工作时钟
LOCK1, ALE, START, OE, ADDA : OUT STD_LOGIC;
Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );
END ADCINT;
ARCHITECTURE behav OF ADCINT IS
TYPE states IS (st0, st1, st2, st3,st4,st5,st6) ; --定义各状态子类型
SIGNAL current_state, next_state: states :=st0 ;
SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL LOCK : STD_LOGIC; -- 转换后数据输出锁存时钟信号
BEGIN
ADDA <= '1'; LOCK1 <=LOCK;
PRO: PROCESS(current_state,EOC) BEGIN --规定各状态转换方式
CASE current_state IS
WHEN st0 => ALE<='0';START<='0';OE<='0';LOCK<='0' ;next_state <= st1;
WHEN st1 => ALE<='1';START<='0';OE<='0';LOCK<='0' ;next_state <= st2;
WHEN st2 => ALE<='0';START<='1';OE<='0';LOCK<='0' ;next_state <= st3;
WHEN st3 => ALE<='0';START<='0';OE<='0';LOCK<='0';
IF (EOC='1') THEN next_state <= st3; --测试EOC的下降沿
ELSE next_state <= st4;
END IF ;
WHEN st4=> ALE<='0';START<='0';OE<='0';LOCK<='0';
IF (EOC='0') THEN next_state <= st4; --测试EOC的上升沿，=1表明转换结束
ELSE next_state <= st5; --继续等待
END IF ;
WHEN st5=> ALE<='0';START<='0';OE<='1';LOCK<='0';next_state <= st6;
WHEN st6=> ALE<='0';START<='0';OE<='1';LOCK<='1';next_state <= st0; WHEN OTHERS => ALE<='0';START<='0';OE<='0';LOCK<='0';next_state <= st0;
END CASE ;
END PROCESS PRO ;
PROCESS (CLK)
BEGIN
IF ( CLK'EVENT AND CLK='1') THEN
current_state <= next_state; -- 在时钟上升沿，转换至下一状态
END IF;
END PROCESS; -- 由信号current_state将当前状态值带出此进程，进入进程PRO
PROCESS (LOCK) -- 此进程中，在LOCK的上升沿，将转换好的数据锁入
BEGIN
IF LOCK='1' AND LOCK'EVENT THEN REGL <= D ;
END IF;
END PROCESS ;
Q <= REGL;
END behav;
八、硬件电子琴电路设计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Speaker IS
PORT ( clk1 : IN STD_LOGIC;
Tone1 : IN INTEGER RANGE 0 TO 16#7FF#;
SpkS : OUT STD_LOGIC );
END;
ARCHITECTURE one OF Speaker IS
SIGNAL PreCLK , FullSpkS : STD_LOGIC;
BEGIN
DivideCLK : PROCESS(clk1)
VARIABLE Count4 : INTEGER RANGE 0 TO 15;
BEGIN
PreCLK <= '0'; -- 将CLK进 11分频，PreCLK为C L 11K 6分频
IF Count4 > 11 THEN PreCLK <= '1'; Count4 := 0;
ELSIF clk1'EVENT AND clk1='1' THEN Count4 := Count4 + 1;
END IF;
END PROCESS;
GenSpkS : PROCESS(PreCLK, Tone1)
VARIABLE Count11 : INTEGER RANGE 0 TO 16#7FF#;
BEGIN -- 11位可预置计数器
IF PreCLK'EVENT AND PreCLK = '1' THEN
IF Count11=16#7FF# THEN Count11 := Tone1; FullSpkS <= '1'; ELSE Count11:=Count11 + 1; FullSpkS <= '0';
END IF;
END IF;
END PROCESS;
DelaySpkS : PROCESS(FullSpkS)
VARIABLE Count2 : STD_LOGIC;
BEGIN
IF FullSpkS'EVENT AND FullSpkS = '1' THEN Count2 := NOT Count2;
IF Count2 = '1' THEN SpkS <= '1';
ELSE SpkS <= '0';
END IF;
END IF;
END PROCESS;
END;
**********************************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Tone IS
PORT ( Index : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CODE : OUT INTEGER RANGE 0 TO 15;
HIGH : OUT STD_LOGIC;
Tone : OUT INTEGER RANGE 0 TO 16#7FF# );
END;
ARCHITECTURE one OF Tone IS
BEGIN
Search : PROCESS(Index)
BEGIN
CASE Index IS -- 译码电路，查表方式，控制音调的预置数 WHEN "00000001" => Tone <= 773; CODE <= 1; HIGH <= '0'; WHEN "00000010" => Tone <= 912; CODE <= 2; HIGH <= '0'; WHEN "00000100" => Tone <= 1036; CODE <= 3; HIGH <= '0';
WHEN "00001000" => Tone <= 1116; CODE <= 4; HIGH <= '0';
WHEN "00010000" => Tone <= 1197; CODE <= 5; HIGH <= '0'; WHEN "00100000" => Tone <= 1290; CODE <= 6; HIGH <= '0'; WHEN "01000000" => Tone <= 1372; CODE <= 7; HIGH <= '0'; WHEN "10000000" => Tone <= 1410; CODE <= 1; HIGH <= '1'; WHEN OTHERS => Tone <= 2047; CODE <= 0; HIGH <= '0'; END CASE;
END PROCESS;
END;
******************************************************************* LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TOP IS -- 顶层设计
PORT ( CLK12MHZ : IN STD_LOGIC;
INDEX1 : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CODE1 : OUT INTEGER RANGE 0 TO 15;
HIGH1,SPKOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF TOP IS
COMPONENT Tone
PORT ( Index : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CODE : OUT INTEGER RANGE 0 TO 15;
HIGH : OUT STD_LOGIC;
Tone : OUT INTEGER RANGE 0 TO 16#7FF# ); --11位2进制数
END COMPONENT;
COMPONENT Speaker
PORT ( clk1 : IN STD_LOGIC;
Tone1 : IN INTEGER RANGE 0 TO 16#7FF#; --11位2进制数 SpkS : OUT STD_LOGIC );
END COMPONENT;
SIGNAL Tone2 : INTEGER RANGE 0 TO 16#7FF#;
BEGIN -- 安装U1, U2
u1 : Tone PORT MAP (Index=>Index1, Tone=>Tone2,CODE=>CODE1,HIGH=>HIGH1); u2 : Speaker PORT MAP (clk1=>CLK12MHZ,Tone1=>Tone2, SpkS=>SPKOUT );
END;
九、波形发生与扫频信号发生器电路设计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DAC IS
PORT ( CLK,CLK1,KK : IN STD_LOGIC;
DATA : IN STD_LOGIC_VECTOR(11 DOWNTO 0);
DD : OUT INTEGER RANGE 255 DOWNTO 0 );
END;
ARCHITECTURE DACC OF DAC IS
SIGNAL Q : INTEGER RANGE 63 DOWNTO 0 ;
SIGNAL D : INTEGER RANGE 255 DOWNTO 0 ;
SIGNAL FSS : STD_LOGIC ;
SIGNAL COUNT12,DATA2,DATA1 : STD_LOGIC_VECTOR(11 DOWNTO 0) ;
BEGIN
PROCESS(FSS)
BEGIN
IF (FSS'EVENT AND FSS = '1') THEN Q <= Q + 1;
END IF;
END PROCESS;
PROCESS(Q)
BEGIN
CASE Q IS
WHEN 00=> D<=255; WHEN 01=> D<=254; WHEN 02=> D<=252; WHEN 03=> D<=249;
WHEN 04=> D<=245; WHEN 05=> D<=239; WHEN 06=> D<=233; WHEN 07=> D<=225;
WHEN 08=> D<=217; WHEN 09=> D<=207; WHEN 10=> D<=197; WHEN 11=> D<=186;
WHEN 12=> D<=174; WHEN 13=> D<=162; WHEN 14=> D<=150; WHEN 15=> D<=137;
WHEN 16=> D<=124; WHEN 17=> D<=112; WHEN 18=> D<= 99; WHEN 19=> D<= 87;
WHEN 20=> D<= 75; WHEN 21=> D<= 64; WHEN 22=> D<= 53; WHEN 23=> D<= 43;
WHEN 24=> D<= 34; WHEN 25=> D<= 26; WHEN 26=> D<= 19; WHEN 27=> D<= 13;
WHEN 28=> D<= 8; WHEN 29=> D<= 4; WHEN 30=> D<= 1; WHEN 31=> D<= 0;
WHEN 32=> D<= 0; WHEN 33=> D<= 1; WHEN 34=> D<= 4; WHEN 35=> D<= 8;
WHEN 36=> D<= 13; WHEN 37=> D<= 19; WHEN 38=> D<= 26; WHEN 39=> D<= 34;
WHEN 40=> D<= 43; WHEN 41=> D<= 53; WHEN 42=> D<= 64; WHEN 43=> D<= 75;
WHEN 44=> D<= 87; WHEN 45=> D<= 99; WHEN 46=> D<=112; WHEN 47=> D<=124;
WHEN 48=> D<=137; WHEN 49=> D<=150; WHEN 50=> D<=162; WHEN 51=> D<=174;
WHEN 52=> D<=186; WHEN 53=> D<=197; WHEN 54=> D<=207; WHEN 55=> D<=217;
WHEN 56=> D<=225; WHEN 57=> D<=233; WHEN 58=> D<=239; WHEN 59=> D<=245;
WHEN 60=> D<=249; WHEN 61=> D<=252; WHEN 62=> D<=254; WHEN 63=> D<=255;
WHEN OTHERS => NULL ;
END CASE;
END PROCESS;
DD <= D ;
PROCESS(CLK, DATA)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
IF COUNT12 = "111111100000" THEN COUNT12 <= DATA1; FSS <= '1'; ELSE COUNT12 <= COUNT12 + 1; FSS <= '0';
END IF;
END IF;
END PROCESS;
DATA1 <= DATA WHEN KK = '1' ELSE
DATA2 WHEN KK = '0' ELSE DATA2 ;
PROCESS(CLK1)
BEGIN
IF (CLK1'EVENT AND CLK1 = '1') THEN DATA2 <= DATA2 + 1;
END IF;
END PROCESS;
END;
十、移位相加8位硬件乘法器电路设计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SREG8B IS -- 8位右移寄存器 PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
QB : OUT STD_LOGIC );
END SREG8B;
ARCHITECTURE behav OF SREG8B IS
SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS (CLK, LOAD)
BEGIN
IF LOAD = '1' THEN REG8 <= DIN;
ELSIF CLK'EVENT AND CLK = '1' THEN
REG8(6 DOWNTO 0) <= REG8(7 DOWNTO 1);
END IF;
END PROCESS;
QB <= REG8(0); -- 输出最低位
END behav;
*********************************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8 IS
PORT(B, A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) );
END ADDER8;
ARCHITECTURE behav OF ADDER8 IS
BEGIN
S <= '0'&A + B ;
END behav;
************************************************************
LIBRARY IEEE;
常用集成电路管脚图
12345 6 78 9 10 11 12 13 14 74LS00 1A 1B 1Y 2A 2B 2Y GND 3Y 3A 4Y 4B 4A Vcc 3B 2输入四与非门 74LS00 1 2 3 4 5678 9 10 11 12 13 14 74LS02 1A 1B 1Y 2A 2B 2Y GND 3Y 3A 4Y 4B 4A Vcc 3B 二输入四或非门 74LS02 六反相器 74LS04 1 2 3 4 5678 9 10 11 12 13 14 74LS10 1B 1Y 1A 2A 3B 2B GND 2Y 2C 3Y 3C 3A Vcc 1C 三输入三与非门 74LS10 1 2 3 4 5678 9 10 11 12 13 14 74LS20 1B 2C 1A NC 2B 1C GND 1Y 1D 2Y NC 2A Vcc 2D 四输入二与非门 74LS20 4线-10线译码器 74LS42 1234 5 6789 10 11 12 13 14 15 16 74LS48 B C LT BI/RBO RBI D A GND e d c b a g f Vcc BCD-七段译码器/驱动器 74LS48 12 345678 9 10 11 12 13 14 74LS74 1CLR 1D 1CLK 1PR 1Q GND 2Q 2PR 2CLK 2D 2CLR Vcc 2Q 正沿触发双D 型触发器 74LS74 双J-K 触发器 74LS76 二输入四异或门 74LS86 常用集成电路管脚图（一） 4位移位寄存器 74LS95 负沿触发双J-K 触发器 74LS112
常用运放芯片实物和引脚功能图_TL081-082-084运放引脚功能及贴片封装形式
常用运放芯片实物和引脚功能图_TL081/082/084运放引 脚功能及贴片封装形式 （1）运放芯片的3种型号序列（部分器件有此序列） 如TL081、TL082、TL084，分别为8引脚单运放；8引脚双运放；14引脚四运放集成器件。封装型式一般为塑封双列直插和贴片双列，环列封装形式比较少见。 图1 TL081/082/084运放引脚功能及贴片封装形式 而常见常用，仅为下述两种器件。 世界上有几个人？有两个人，男人和女人，不失为一个智慧的回答。常用运放芯片有几片，只有两片，8脚和14脚的双运放和四运放集成器件（8脚封装单运放器件和环列式封装器件应用较少），把此两种芯片引脚功能记住，检修中就不需要随时去查资料了。
图2 常用运放芯片实物和引脚功能图 如上图。其封装一般为塑封双列直插DIP8/DIP14和塑封贴片工艺封装SO8/SO14两种形式，随着电子线路板小型化精密化要求的提高，贴片元件的应用占据主流，直插式器件逐渐淡出人们的视野。但无论何种封装模式，其引脚功能、次序都是一样的，所以仅需记准8脚（双运放）和14脚（四运放）两种运放的引脚功能就够了。 （2）运放芯片的3种温度序列 任何一种集成IC器件，按应用温度范围不同，都可细分为3种器件，如LM358，实际上有LM158、LM258、LM358三种型号的产品，其引脚功能、内部结构、工作原理、供电电压等等都无差别，仅仅是应用温度范围差异甚大。 LM158 适应工作温度-50℃~125℃，军工用品（1类）； LM258 适应工作温度-25℃~85℃，工业用品（2类）； LM358 适应工作温度0℃~70℃，农用品（3类）。 单看参数，似乎LM258适用于山东地区，若用于东北地区，其参数有些不足。而LM358仅能适用于江南地区。而事实上并非如此，如低于2类品规格参数被淘汰到3类品的器件，可能是-24℃~84℃温度范围
数字电路实验芯片引脚图
数字电路实验一、芯片引脚图
二、组合逻辑电路实验设计题 1．举重比赛有3个裁判，一个主裁判A和两个辅裁判B和C，杠铃完全举上的裁决由每个裁判按下自己的按键来决定。当3个裁判判为成功或两个裁判（其中一个为主裁判）判为成功则成功绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。 2．设输入数据为4位二进制数，当该数据能被3整除时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。 3．设输入数据为4位二进制数，当该数据能被5整除时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。 4．试设计一个四人表决器，当四个人中有3个人或4个人赞成时绿灯亮表示建议被通过，否则红灯亮表示建议被否决。试用74LS151设计此逻辑电路。 5．设输入数据为4位二进制数，设计由此二进制数决定的偶校验逻辑电路，即当此二进制数中有偶数个1时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。。 6．某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。试用74LS151设计此逻辑电路。 7．用74LS151实现一个函数发生器，其功能是：当S1S0=00时，Y=AB；当S1S0=01时，Y=A+B；当S1S0=10时，Y=A B；当S1S0=11时，Y=。试用74LS151设计此逻辑电路。 8．试用两片74LS151实现16选1数据选择器。 三、时序逻辑电路实验设计题 1．用十进制计数－译码器CC4017设计一个8盏灯的流水灯电路。 2．用74LS161设计一个12进制的加1计数器。其代码转换图为：0000→0001→0010→…→1011循环。每循环一次产生一个进位脉冲。 3．用74LS161设计一个12进制的加1计数器。其代码转换图为：0100→0101→0110→…→1111循环。每循环一次产生一个进位脉冲。 4．用74LS161设计一个10进制的加1计数器。其代码转换图为：0000→0001→0010→…→1001循环。每循环一次产生一个进位脉冲。 5．用74LS161设计一个12进制的加1计数器。其代码转换图为：0110→0111→1000→…→1111循环。每循环一次产生一个进位脉冲。 6．用74LS161设计一个9进制的加1计数器。其代码转换图为：0000→0001→0010→…→1000循环。每循环一次产生一个进位脉冲。 7．用74LS161设计一个9进制的加1计数器。其代码转换图为：0111→1000→1001→…→1111循环。每循环一次产生一个进位脉冲。 8．用两片74LS161设计一个72进制的加1计数器。其代码转换图为：00000000→00000001→00000010→…→01001000循环。每循环一次产生一个进位脉冲。 9．用两片74LS161设计一个132进制的加1计数器。00000000→00000001→00000010→…→1000100循环。每循环一次产生一个进位脉冲。 10．用两片74LS161设计一个加1计数器。其代码转换图为：00110101→00110110→00110111→…→11111111循环。每循环一次产生一个进位脉冲。 11．用两片74LS161设计一个加1计数器。其代码转换图为：11000110→11000111→11001000→…→11111111循环。每循环一次产生一个进位脉冲。 12．用74LS151和74LS161设计一个序列信号发生器，当输入周期脉冲信号时循环输出
常用集成电路外部引脚图
附录B 常用集成电路外部引脚图 Z^LSOO 料丽 Wc 聘 t* ? ia JI 而冋网KH 丽R1 m 74LS(52 z 吃 Xkn 4V 4fl 4A n JQ U 冋冋丽冋冋〒面 和畀1 Wi r?i bL I Q L TT 阡 LU I2J L2J LU LU lAJ LZJ 1 1A -Ifl tV 詁 afl JV I “1 21 ? Ml 4J Jj |引 IV IB 2Y lA 2B GhO 四2输入正“或非”门 ⑵ 74LS02 ⑴74LS00四2输入正“与非”门 ⑶74LS04六反相器 ⑷ 74LS08 四2输入正“与”门 74LS04 Mtoc fl* S T SA rniiiai nil iV Ji 4A 回 rri 堆 Pl Pl 2 b 1 A LU lU LU Ld 国回 LU U If JA iv ik iY &泌 ⑸74LS10三3输入正“与非”门 ⑹ 74LS14 六反相施密特触发器 丫 A 74LS10 T.sec 1C IT- K JB W 3T 而 丽 [iJI liil 岡面 IT I MOf 回 Pl Ul |Z| 口 .4 丨国□ |T. g IB ZA K 2V SMT ⑺74LS20双4输入正“与非”门 (8) 74LS32 74LS20杠呢 ) L- T 1 M 區」 LJ LzJ LiJ N lAl bJ IT 2a !1f SA av 四2输入或门 4 lA IT Ifi M 冋冋 rni n^i m <30! R1 74LS08 VEAD Vbr d 臼 M 廿 9 H 押 而河豆同而 jj .3| J. 1*1 hl in W IB E M * zv cw ? K NC a 2A 丹 而57 ny 丽両 回 m 2 I 」.Jj 丨列回巴 3 16 MC 1C 1O IV G*? wc ri ii LiJ LU Ld LU u u lY u zb A dU
16学时数字逻辑实验要求及芯片引脚图
16学时数字逻辑实验内容及要求（附录：实验用IC器件引脚图） 实验一组合逻辑及应用电路实验 1．实验目的： （1）了解并掌握基本逻辑门电路及常用组合逻辑部件的逻辑功能； （2）熟悉基本逻辑门及常用组合逻辑部件的应用； （3）学习并掌握数字逻辑实验台的使用方法。 2．实验所用器件： 四二输入端与非门，型号为：74LS00 四异或门，型号为：74LS86 双2-4线译码器74LS139 等（根据实际使用填写） 3．实验内容及要求 （1）用实验验证74LS86的逻辑功能并填写真值表。 （2）用一片74LS00实现一2输入端异或门的功能。 （3）将74LS139扩展成3-8线译码器的功能。 （4）在第（3）步的基础上再加上与非门构成一位全加器。 实验二触发器功能及应用电路实验 1．实验目的 （1）熟悉常用触发器的功能及功能互换； （2）熟悉时序逻辑电路的状态分析方法； （3）触发器的简单应用电路实验分析； （4）实验观察时序逻辑电路的初始状态对电路工作的影响； （5）了解时序逻辑电路自启动的意义。 2．实验所用器件 D触发器二片，型号为：74LS74 与非门一片，型号为：74LS00 等（根据实际使用填写） 3．实验内容及要求 （1）验证74LS74的逻辑功能，填写功能表，注意观察上升沿触发方式； （2）用D触发器和门电路模拟实现JK触发器功能并填写其功能表； （3）用D触发器和门电路模拟实现T触发器功能并填写其功能表； （4）由D触发器及门电路构成有用的四位环型计数器，实验观察并记录电路运行状态。
实验三时序电路功能组件及应用电路实验 1．实验目的 （1）熟悉中规模集成移位寄存器74LS194的逻辑功能及简单应用； （2）熟悉中规模集成计数器74LS161功能及简单应用； （3）学会使用七段字形译码器及共阴极七段LED数字显示器。 2．实验所用器件 四位二进制加法计数器1片，型号为：74LS161 寄存器1片，型号为：74LS194 等（根据实际使用填写） 3．实验内容及要求 （1）验证寄存器（74LS194）、计数器（74LS161）的逻辑功能，通过实验填写功能表；（2）用74LS161及门电路分别采用复位法和置数法构成一位8421BCD码计数显示电路；（3）用74LS194及门电路构成有用的四位环型计数器。 实验四串行加法器的设计 1．实验目的 较复杂数字逻辑电路的设计方法及实验分析。 2．实验所用器件 4位移位寄存器组件2片，型号为：74LS194 D触发器1片，型号为：74LS74 等（根据实际使用填写） 3．实验内容及要求 （1）按如下串行加法器框图设计电路图实现四位二进制的加法； 4位被加数移位寄存器 为了清楚地看到逐位相加情况，时钟脉冲应采用单脉冲，注意电路清“0”作用。 （2）任意给定X，Y，给电路加入4个单脉冲，逐一观察并记录电路工作情况； （3）4个脉冲后，X+Y的和存放在A中，X+Y的最高位即进位存放在何处。串行加法器的加法速度如何计算。
51单片机常用芯片引脚图
常用芯片引脚图 一、 单片机类 1、MCS-51 芯片介绍：MCS-51系列单片机是美国Intel 公司开发的8位单片机，又可以分为多个子系列。 MCS-51系列单片机共有40条引脚，包括32 条I/O 接口引脚、4条控制引脚、2条电源引 脚、2条时钟引脚。 引脚说明： P0.0～P0.7：P0口8位口线，第一功能作为通用I/O 接口，第二功能作为存储器扩展时 的地址/数据复用口。 P1.0～P1.7：P1口8位口线，通用I/O 接口无第二功能。 P2.0～P2.7：P2口8位口线，第一功能作为通用I/O 接口，第二功能作为存储器扩展时传送高8位地址。 P3.0～P3.7：P3口8位口线，第一功能作为 通用I/O 接口，第二功能作为为单片机的控 制信号。 ALE/ PROG ：地址锁存允许/编程脉冲输入信号线（输出信号） PSEN ：片外程序存储器开发信号引脚（输出信号） EA/Vpp ：片外程序存储器使用信号引脚/编程电源输入引脚 RST/VPD ：复位/备用电源引脚 2、MCS-96 芯片介绍：MCS-96系列单片机是美国Intel 公司继MCS-51系列单片机之后推出的16位单 片机系列。它含有比较丰富的软、硬件 资源，适用于要求较高的实时控制场合。 它分为48引脚和68引脚两种，以48引 脚居多。 引脚说明： RXD/P2.1 TXD/P2.0：串行数据传出分发 送和接受引脚，同时也作为P2口的两条 口线 HS1.0～HS1.3：高速输入器的输入端 HS0.0～HS0.5：高速输出器的输出端（有 两个和HS1共用） Vcc ：主电源引脚（＋5V ） Vss ：数字电路地引脚（0V ） Vpd ：部RAM 备用电源引脚（＋5V ） V REF ：A/D 转换器基准电源引脚（＋5V ） AGND ：A/D 转换器参考地引脚 12345678910111213141516171819204039383736353433323130292827262524232221P1.0P1.1P1.2P1.3P1.4P1.5P1.6P1.7RST RXD/P3.0TXD/P3.1INT0/P3.2INT1/P3.3T0/P3.4T1/P3.5WR/P3.6RD/P3.7XTAL2XTAL1V SS V CC P0.0/AD 0P0.1/AD 1 P0.2/AD 2P0.3/AD 3P0.4/AD 4P0.5/AD 5P0.6/AD 6P0.7/AD 7 EA/V PP ALE/PROG PSEN P2.7/A 15P2.6/A 14P2.5/A 13 P2.4/A 12P2.3/A 11P2.2/A 10P2.1/A 9P2.0/A 8803180518751
实验电路结构图及芯片引脚对应表
实验电路结构图及芯片引脚对应表 NO.0 实验电路结构图 HEX PIO2PIO3PIO4PIO5PIO7PIO6D1 D2 D3 D4 D5 D6 D7 D8 D16 D15 D14 D13 D12 D11 数码1 数码2 数码3 数码4 数码5 数码6 数码7 数码8 S P E A K E R 扬声器 译码器译码器译码器译码器译码器译码器译码器译码器 FPGA/CPLD PIO15-PIO12 PIO11-PIO8PIO7--PIO2HEX 键1 键2 键3键4键5键6键7键8PIO47-PIO44 PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片 附图2-2 实验电路结构图NO.0
附图2-3 实验电路结构图NO.1 附图2-4 实验电路结构图NO.2
êμ?éμ??·?á11í? NO.3 ò????÷ ò????÷ò????÷ò????÷ò????÷ò????÷ò????÷ò????÷D9 D16D15D14D13D12D11D10 D8D7D6D5D4D3D2D1PIO8 PIO9 PIO10 PIO11 PIO12 PIO13 PIO14 PIO15 S P E A K E R ??éù?÷ 1 2 3 4 5 6 7 8 ??±êD???FPGA/CPLD PIO0 PIO1PIO2PIO3PIO4PIO5PIO6PIO7?ü1 ?ü2?ü3?ü4?ü5?ü6?ü7?ü8PIO15-PIO8PIO47-PIO44 PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16 附图2-5 实验电路结构图NO.3 附图2-6 实验电路结构图NO.4
74ls系列主要芯片引脚及参数.doc
<74LS00引脚图> 74l s00 是常用的2输入四与非门集成电路，他的作用很简单顾名思义就是实现一个与非门。 Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ __ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与非门 74LS00 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND 74LS00真值表： A＝1 B=1 Y=0 A＝0 B=1 Y=1 A＝1 B=0 Y=1 A＝0 B=0 Y=1
74HC138基本功能74LS138 为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。 74LS138的作用: 利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器 用与非门组成的3线-8线译码器74LS138
图74ls138译码器内部电路 3线-8线译码器74LS138的功能表 备注：这里的输入端的三个A0～1有的原理图中也用A B C表示（如74H138.pdf中所示，试用于普中科技的HC-6800 V2.2单片机开发板）。<74ls138功能表> 74LS138逻辑图
无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出 74ls138逻辑图 由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。 例2．74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出管脚的波形。
常用芯片引脚图
.v .. .. 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
.v .. .. 74LS30数据手册 74LS32数据手册 74LS33数据手册 74LS37数据手册 74LS38数据手册 74LS40数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试 灯输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
芯片引脚图及引脚描述
555芯片引脚图及引脚描述 555的8脚是集成电路工作电压输入端，电压为5～18V，以UCC表示；从分压器上看出，上比较器A1的５脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。 1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。 当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平； 2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。 4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。 5脚是控制端。 7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。 555集成电路管脚,工作原理,特点及典型应用电路介绍. 1 555集成电路的框图及工作原理 555集成电路开始是作定时器应用的，所以叫做555定时器或555时基电路。但后来经过开发，它除了作定时延时控制外，还可用于调光、调温、调压、调速等多种控制及计量检测。此外，还可以组成脉冲振荡、单稳、双稳和脉冲调制电路，用于交流信号源、电源变换、频率变换、脉冲调制等。由于它工作可靠、使用方便、价格低廉，目前被广泛用于各种电子产品中，555集成电路内部有几十个元器件，有分压器、比较器、基本R-S触发器、放电管以及缓冲器等，电路比较复杂，是模拟电路和数字电路的混合体，如图1所示。 2. 555芯片管脚介绍 555集成电路是8脚封装，双列直插型，如图2(A)所示，按输入输出的排列可看成如图2(B)所示。其中6脚称阈值端(TH)，是上比较器的输入；2脚称触发端(TR)，是下比较器的输入；3脚是输出端(Vo)，它有O和1两种状态，由输入端所加的电平决定；7脚是放电端(DIS)，它是内部放电管的输出，有悬空和接地两种状态，也是由输入端的状态决定；4脚是复位端(MR)，加上低电平时可使输出为低电平；5脚是控制电压端(Vc),可用它改变上下触发电平值；8脚是电源端，1脚是地端。 图2 555集成电路封装图 我们也可以把555电路等效成一个带放电开关的R-S触发器，如图3(A)所示，这个特殊的触发器有两个输入端：阈值端(TH)可看成是置零端R，要求高电平，触发端(TR)可看成是置位端S，要求低电平，有一个输出端Vo，Vo可等效成触发器的Q端，放电端(DIS)可看成是由内部放电开关控制的一个接点，由触发器的Q端控制：Q=1时DIS端接地，Q=0时DIS 端悬空。另外还有复位端MR，控制电压端Vc，电源端VDD和 地端GND。这个特殊的触发器有两个特点： (1)两个输入端的触发电平要求一高一低，置零端R即阈值端(TH)要求高电平，而置位端s 即触发端(TR)则要求低电乎; (2)两个输入端的触发电平使输出发生翻转的阈值电压值也不同，当V c端不接控制电压时，对TH(R)端来讲，>2/3VDD是高电平1,<2/3VDD是低电平0：而对TR(S)端来讲，>1/3VDD是
74LS系列芯片引脚图资料大全
74系列芯片引脚图资料大全 作者:佚名来源:本站原创点击数:57276 更新时间：2007年07月26日【字体：大中小】 为了方便大家我收集了下列74系列芯片的引脚图资料，如还有需要请上电子论坛https://www.360docs.net/doc/0317566868.html,/b bs/ 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373
反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND
及其他系列芯片引脚图资料大全
一：分类 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc) 74ls13 4输入双与非门 (斯密特触发) 74ls14 六倒相器(斯密特触发) 74ls15 3输入三与门 (oc) 74ls16 六高压输出反相缓冲器/驱动器(oc,15v) 74ls17 六高压输出缓冲器/驱动器(oc,15v) 74ls18 4输入双与非门 (斯密特触发) 74ls19 六倒相器(斯密特触发) 74ls20 4输入双与非门 74ls21 4输入双与门 74ls22 4输入双与非门(oc) 74ls23 双可扩展的输入或非门 74ls24 2输入四与非门(斯密特触发) 74ls25 4输入双或非门(有选通) 74ls26 2输入四高电平接口与非缓冲器(oc,15v) 74ls27 3输入三或非门 74ls28 2输入四或非缓冲器 74ls30 8输入与非门 74ls31 延迟电路 74ls32 2输入四或门 74ls33 2输入四或非缓冲器(集电极开路输出) 74ls34 六缓冲器 74ls35 六缓冲器(oc) 74ls36 2输入四或非门(有选通) 74ls37 2输入四与非缓冲器 74ls38 2输入四或非缓冲器(集电极开路输出 74ls39 2输入四或非缓冲器(集电极开路输出) 74ls40 4输入双与非缓冲器 74ls41 bcd-十进制计数器 74ls42 4线-10线译码器(bcd输入) 74ls43 4线-10线译码器(余3码输入) 74ls44 4线-10线译码器(余3葛莱码输入) 74ls45 bcd-十进制译码器/驱动器 74ls46 bcd-七段译码器/驱动器 74ls47 bcd-七段译码器/驱动器 74ls48 bcd-七段译码器/驱动器 74ls49 bcd-七段译码器/驱动器(oc)
数字逻辑实验内容及芯片引脚图
数字逻辑实验计划及要求（附录：实验所用芯片引脚图及功能说明） 实验一逻辑门功能验证及应用电路实验 1．实验目的： （1）了解并掌握基本逻辑门电路的逻辑功能； （2）熟悉基本逻辑门电路的应用； （3）熟悉三态门和OC门电路的应用； （4）学习实验台的使用方法。 2．实验所用器件： 四二输入端与非门组件2片，型号为：74LS00 四二输入端与非门(OC)组件1片，型号为：74LS01 四二输入端或非门组件1片，型号为：74LS02 二与或非门组件1片，型号为：74LS51 四异或门组件1片，型号为：74LS86 四三态门组件1片，型号为：74LS125 排电阻（上拉电阻） 3．预习要求： （1）查出实验用器件引脚功能，画出实验电路图； （2）复习TTL各逻辑门电路的工作原理； （3）按实验内容要求设计电路。 4．实验内容 （1）测试实验所用器件的逻辑功能，填写真值表。 （2）用一片74LS00实现一2输入端异或门的功能。 （3）用一片74LS01及排电阻实现芯片74LS51的功能，做（AB+CD）’一组。 （4）用三态门组成两路总线传输电路。 5．实验要求 记录各实验观察结果并与理论所得各真值表进行比较。 6．思考 任何一逻辑电路均可分别用与非门，或非门，与或非门实现，为什么？ 实验二组合电路功能验证及应用电路实验 1．实验目的： （1）熟悉常用组合逻辑芯片的功能； （2）掌握组合逻辑电路的设计方法。 2．实验所用器件 3-8线译码器一片，型号为：74LS138 8路数据选择器一片，型号为：74LS151 4位数码比较器一片，型号为：74LS85 四输入端与非门一片，型号为：74LS20 3．实验内容 （1）74LS85，74LS151的功能。 （2）用一片74LS85及一片74LS00组成5位二进制数值比较器。
74系列芯片引脚图
74系列芯片引脚图、功能、名称、资料大全（含74LS、74HC等），特别推荐为了方便大家，我收集了下列74系列芯片的引脚图资料。 说明：本资料分3部分：（一）、TXT文档，（二）、图片，（三）、功能、名称、资料。 （一）、TXT文档 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门 LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373
反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘
1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门 74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器 74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │ 1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND
常用芯片引脚图[1]
您的数字ID 是：463099 您的密码是：1.8667 附录三 常用芯片引脚图 一、单片机类 1、MCS-51 芯片介绍：MCS-51系列单片机是美国Intel 公司开发的8位单片机，又可以分为多个子系列。 MCS-51系列单片机共有40条引脚，包括32 条I/O 接口引脚、4条控制引脚、2条电源引脚、2条时钟引脚。引脚说明： P0.0～P0.7：P0口8位口线，第一功能作为通用I/O 接口，第二功能作为存储器扩展时的地址/数据复用口。P1.0～P1.7：P1口8位口线，通用I/O 接口无第二功能。P2.0～P2.7：P2口8位口线，第一功能作为通用I/O 接口，第二功能作为存储器扩展时传送高8位地址。 P3.0～P3.7：P3口8位口线，第一功能作为通用I/O 接口，第二功能作为为单片机的控制信号。 ALE/PROG ：地址锁存允许/编程脉冲输入信号线（输出信号） PSEN ：片外程序存储器开发信号引脚（输出信号） EA/Vpp ：片外程序存储器使用信号引脚/编程电源输入引脚 RST/VPD ：复位/备用电源引脚 2、MCS-96 芯片介绍：MCS-96系列单片机是美国Intel 公司继MCS-51系列单片机之后推出的16位单 片机系列。它含有比较丰富的软、硬件 资源，适用于要求较高的实时控制场合。 它分为48引脚和68引脚两种，以48引 脚居多。 引脚说明： RXD/P2.1TXD/P2.0：串行数据传出分发 送和接受引脚，同时也作为P2口的两条 口线 HS1.0～HS1.3：高速输入器的输入端 HS0.0～HS0.5：高速输出器的输出端（有 两个和HS1共用） Vcc ：主电源引脚（＋5V ） Vss ：数字电路地引脚（0V ） Vpd ：内部RAM 备用电源引脚（＋5V ） V REF ：A/D 转换器基准电源引脚（＋5V ） AGND ：A/D 转换器参考地引脚 XTAL1、XTAL2：内部振荡器反相器输 P1.0P1.1P1.2P1.3P1.4P1.5P1.6P1.7RST RXD/P3.0TXD/P3.1INT0/P3.2INT1/P3.3T0/P3.4T1/P3.5WR/P3.6RD/P3.7XTAL2XTAL1V SS
常用集成电路管脚图
1 / 2 勿用作商业用途 12345 6 78 9 10 11 12 13 14 74LS00 1A 1B 1Y 2A 2B 2Y GND 3Y 3A 4Y 4B 4A Vcc 3B 2输入四与非门 74LS00 1 2 3 4 5678 9 10 11 12 13 14 74LS02 1A 1B 1Y 2A 2B 2Y GND 3Y 3A 4Y 4B 4A Vcc 3B 二输入四或非门 74LS02 六反相器 74LS04 1 2 3 4 5678 9 10 11 12 13 14 74LS10 1B 1Y 1A 2A 3B 2B GND 2Y 2C 3Y 3C 3A Vcc 1C 三输入三与非门 74LS10 1 2 3 4 5678 9 10 11 12 13 14 74LS20 1B 2C 1A NC 2B 1C GND 1Y 1D 2Y NC 2A Vcc 2D 四输入二与非门 74LS20 4线-10线译码器 74LS42 1234 5 6789 10 11 12 13 14 15 16 74LS48 B C LT BI/RBO RBI D A GND e d c b a g f Vcc BCD-七段译码器/驱动器 74LS48 12 345678 9 10 11 12 13 14 74LS74 1CLR 1D 1CLK 1PR 1Q GND 2Q 2PR 2CLK 2D 2CLR Vcc 2Q 正沿触发双D 型触发器 74LS74 双J-K 触发器 74LS76 二输入四异或门 74LS86 常用集成电路管脚图（一） 4位移位寄存器 74LS95 负沿触发双J-K 触发器 74LS112 常用集成电路管脚图（二）
常用芯片引脚图
. . 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册
第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册
. . 74LS30 数据手册 74LS32数据手册 74LS33 数据手册 74LS37 数据手册 74LS38数据手册 74LS40 数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试灯 输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。
74系列芯片引脚大全
74系列芯片引脚图资料大全(2008-04-24 17:37:47) 74系列芯片引脚图资料大全 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373 反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│DIR=1 A=>B │1 2 3 4 5 6 7 8 9 10│DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND 页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器 正逻辑与门,与非门:
常用单片机及其它芯片引脚图
一、 单片机类 1、MCS‐51 芯片介绍：MCS‐51系列单片机是美国Intel公司开发的8位单片机，又可以分为多个子系列。 MCS‐51系列单片机共有40条引脚，包括32 条I/O接口引脚、4条控制引脚、2条电源引脚、2条时钟引脚。 引脚说明： P0.0～P0.7：P0口8位口线，第一功能作为 通用I/O接口，第二功能作为存储器扩展时的地址/数据复用口。 P1.0～P1.7：P1口8位口线，通用I/O接口无第二功能。 P2.0～P2.7：P2口8位口线，第一功能作为通用I/O接口，第二功能作为存储器扩展时传送高8位地址。 P3.0～P3.7：P3口8位口线，第一功能作为通用I/O接口，第二功能作为为单片机的控制信号。 ALE/ PROG：地址锁存允许/编程脉冲输入信号线（输出信号） PSEN：片外程序存储器开发信号引脚（输出信号） EA/Vpp：片外程序存储器使用信号引脚/编程电源输入引脚 RST/VPD：复位/备用电源引脚 2、MCS‐96 芯片介绍：MCS‐96系列单片机是美国Intel公司继MCS‐51系列单片机之后推出的16位单 片机系列。它含有比较丰富的软、硬件资源，适用于要求较高的实时控制场合。它分为48引脚和68引脚两种，以48引脚居多。 引脚说明： RXD/P2.1 TXD/P2.0：串行数据传出分发 送和接受引脚，同时也作为P2口的两条口线 HS1.0～HS1.3：高速输入器的输入端 HS0.0～HS0.5：高速输出器的输出端（有 两个和HS1共用） Vcc：主电源引脚（＋5V） Vss：数字电路地引脚（0V） Vpd：内部RAM备用电源引脚（＋5V） VREF：A/D转换器基准电源引脚（＋5V） AGND：A/D转换器参考地引脚