实验一一位二进制全加器设计实验

大学实验报告

学生： 学 号： 专业班级： 中兴101

实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩：

实验一 一位二进制全加器设计实验

一．实验目的

（1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。

二．实验容与要求

（1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；

（2）给出此项设计的仿真波形；

（3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。

三．设计思路

一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。

(1) 半加器设计原理

能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。

半加器的真值表为

表1 半加器真值表

a

b

so

co

0 0 0 0 0 1 1 0 1 0 1 0 1

1

1

由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为：

b a b a b a so ⊕=+=-

-

（1）

ab co = （2）

图1半加器原理图

(2) 全加器设计原理

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：

表2全加器真值表

c a b co so

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。

图2.全加器原理图

四．实现方法一：原理图输入法设计（自己独立完成）

1. 建立文件夹

建立自己的文件夹（目录），如c:\myeda，进入Windows操作系统

QuartusII不能识别中文，文件及文件夹名不能用中文。

2. 原理图设计输入

打开Quartus II，选菜单File→New，选择“Device Design File->Block Diagram->Schematic File”项。点击“OK”,在主界面中将打开“Block Editor”窗口。

(1) 放置元件

在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择

此窗中的Enter Symbol项输入元件，出现元件选择窗口。

元件选择窗口窗口中Symbol Libraries:的路径c:\ Quartus2\max2lib\prim下为基本逻辑元件库，双击之，在Symbol Files:下出现prim中的所有元件，选中你需要的元件（如：二与门，即and2）；或者在Symbol Name:中直接输入元件名称（and2），单击OK键。你需要的元件（and2）会出现在原理图编辑窗中。

为了设计半加器，分别调入元件and2、not、xnor、input和output。

●如果安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。

(2) 添加连线

把鼠标移到引脚附近,则鼠标光标自动由箭头变位十字,按住鼠标左键拖动,即可画出连线。然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：ain、bin、co和so。

(3). 保存原理图

单击File→Save as…按扭,出现对话框,选择自己的目录（如c:\myeda）、合适名称保存刚才输入的原理图，原理图的扩展名为.bdf,本实验取名gate.bdf。如图3所示。

图3 一位半加器图

(4) 设置工程文件（Project）

方法1 选择File→Project→Set Project to Current File，即将当前的设计文件设置成工程。

方法2 如果设计文件未打开，选File→Project→Name，然后在跳出的Project Name 窗中找到c:\myeda目录，在其File小窗口中双击gate.bdf文件。

●选择此项后可以看到窗口左上角显示出所设文件路径的变化。

3. 选择目标器件

单击Assign→Device，跳出Device窗口，此窗口的Device Family是器件序列栏，首先在此栏中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列；EPF10K10对应的是FLEX10K系列等。根据实际情况完成器件选择后（本实验为Cyclone||系列的EP2C35F672C8），按OK键。

●应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有

速度级别的器件。

4. 编译（Compiler）

单击QuartusII→Compiler，跳出Compiler窗口，此编译器的功能包括网表文件的提取、设计文件的排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。单击Start，开始编译！如果发现有错，排除错误后再次编译。

5. 包装元件入库。

编译通过后，单击File→Create Default Symbol,当前文件变成了一个包装好的自己