第三章 存储器

合集下载

数字逻辑与计算机组成原理:第三章 存储器系统(1)

数字逻辑与计算机组成原理:第三章 存储器系统(1)

A3 0
字线
地0 A2 0 址

A1
0码 器
A0 0
15
读 / 写选通
… …

0,0 … 0,7
16×8矩阵
15,0 … 15,7
0

7 位线
读/写控制电路
D0
… D7
(2) 重合法(双译码方式)
0 A4
0,00

0 A3

A2

0码
31,0

A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管,读写操作时,两管需导通。
六管存储单元
保持
字驱动线处于低电位时,T5、T6 截止, 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0,A点为低电
平,B点为高电平,位线2无电 流,读出0。
3)若存储元原存1,A点为高电 平,B点为低电平,位线2有电
流,读出1。
静态 RAM 基本电路的 读 操作(双译码方式)
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1.主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR(存储器地址寄存器)和MDR(存储

最新计算机组成原理第三章课件白中英版

最新计算机组成原理第三章课件白中英版
计算机组成原理第三章 课件白中英版
3.1 存储器概述
❖ 存储器的两大功能: 1、 存储(写入Write) 2、 取出(读出Read)
❖ 三项基本要求: 1、大容量 2、高速度 3、低成本
计算机组成原理
6
计算机组成原理
8
3.2 随机读写存储器
SRAM(静态RAM:Static RAM)
T7 ,这样存储体管子增加不多,但是双向地址译码选择, 因为对Y选择线选中的一列只是一对控制管接通,只有X选 择线也被选中,该位才被重合选中。
X选择线
V 位/读出线
BS0 读/写“0”
A T4
T5
T2
T0
T1
T6
位/读出线
B T3
BS1 读/写“1”
T7
I/O
Y选择线
I/O
6管双向选择MOS存储电路
(2)字结构是2度存储器:只需使用具有两个功能端的基本存储电路:字 线和位线
(3)优点:结构简单,速度快:适用于小容量M
(4)缺点:外围电路多、成本昂贵,结构不合理结构。
计算机组成原理
17
静态MOS存储器
BS0
BS1
FF
FF
FF
16 地址 选
W0
1
A0
地 字线

FF
FF
FF

……
A1
码 W1 器
:: A2
•以触发器为基本存储单元 •不需要额外的刷新电路 •速度快,但集成度低,功耗和价格较高
DRAM(动态RAM:Dynamic RAM)
•以单个MOS管为基本存储单元 •要不断进行刷新(Refresh)操作 •集成度高、价格低、功耗小,但速度较SRAM慢

计算机组成原理第三章 第2讲 SRAM存储器

计算机组成原理第三章 第2讲 SRAM存储器
SRAM存储器
3.2 SRAM存储器
主存(内部存储器)是半导体存储器。根
据信息存储的机理不同可以分为两类:
相对而言 静态读写存储器(SRAM):
• 存取速度快,一般用作Cache

动态读写存储器(DRAM):
• 存储容量大,一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元:
例1:图3.5(a)是SRAM的写入时序图。 其中R/W是读/写命令控制线,当R/W 线为低电平时,存储器按给定地址把 数据线上的数据写入存储器。请指出 图3.5(a)写入时序中的错误,并画出正 确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期 读周期

读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期


存取周期

3.2 SRAM存储器
片选 读使能
3.2 SRAM存储器
片选 写使能
3.2 SRAM存储器
教材P69
用锁存器实现。 需要加电,无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线

地址线:A0-A5,可指定26=64个存储单元 数据线:I/O0,I/O1 ,I/O2 ,I/O3
• 行线,列线 • 存储器的字长4位


控制线:读或写 存储位元、存储单元、字存储单元、最小寻址 单位、最小编址单位。

写入数据:

第三章 微机存储器

第三章 微机存储器

联机外存储器 脱机外存储器
两大类——内存、外存
• 内存——存放当前运行的程序和数据。
– 特点:快,容量小,随机存取,CPU可直接访问。 – 通常由半导体存储器构成 – RAM、ROM
• 外存——存放非当前使用的程序和数据。
– 特点:慢,容量大,顺序存取/块存取。需调入内存后 CPU才能访问。 – 通常由磁、光存储器构成,也可以由半导体存储器构成 – 磁盘、磁带、CD-ROM、DVD-ROM、固态盘
16
读0过程
17
写入数据1的过程
18
写0过程
19
2、存储器芯片的基本组成
20
三、存储器与系统的连接
1、数据线、地址线和控制线的连接

存储芯片通过地址线、数据线和控制线与外部连接。 地址线是单向输入的,其数目与芯片容量有关。CPU发 出的地址信号,部分使芯片的片选端有效,称为“片 选”,部分再选中芯片内部的存储单元实现“字选”。 如容量为1024×4时,地址线有10根。

8
2.常用半导体存储器的特点
(1)静态存储器SRAM




用双稳态触发器存储信息。 速度快(<5ns),不需刷新,外围电路比较简单, 但集成度低(存储容量小,约1Mbit/片),功耗 大。 在PC机中,SRAM被广泛地用作高速缓冲存储Cache。 典型SRAM芯片:CMOS RAM芯片6264(8K*8)
14
二、存储器芯片的基本组成
1、基本存储电路 静态存储器SRAM存储原理:双稳态触发器保存信 息。 T1 通,T2 止存0 ;T1 止,T2 通存1 ; 保持信息时,不送地址信号; 读出:送地址,发读命令; 写入:送地址,送数据发写命令。

计算机组成原理教案(第三章)

计算机组成原理教案(第三章)

3.主存物理地址的存储空间分布
以奔腾PC机主存为例,说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM,它只能读出,不能写入。它的最 大优点是具有不易失性。
根据编程方式不同,ROM通常分为三类:
只读存 储器






掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高,价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速

数据传输速率 位/秒,字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线,即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是: (1)保证TTL电平的控制信号输入; (2)在擦除和编程过程中稳定供电; (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时,它只是一个只读存储器。 当VPP引脚加上高电压时,除实现EPROM通常操作外,通过指 令寄存器,可以实现存储器内容的变更。 当VPP=VPPL时,指令寄存器的内容为读指令,使28F256A成 为只读存储器,称为写保护。

计算机组成原理 第三章

计算机组成原理 第三章

1TB=230B
• 存取时间(存储的时间。
• 存储周期:是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽(数据传输速率):是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 (Random Access Memory,RAM)和只读存储器 (Read-Only Memory,ROM)。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展:既增加存储单元的数量,也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展,如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连, 地址总线低位地址A0—A13与各芯片的14位地址端相 连,而两位高位地址A14 ,A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片,那么组成 8K×8位的存储器,每一片RAM是8192×1,故其地址

第三章 AT89S52单片机存储器结构PPT课件

第三章 AT89S52单片机存储器结构PPT课件

见书P39 表3.2.5
11
3.3 外部存储器及其访问
一、外部程序存储器及访问 1、访问外部ROM所用控制信号
ALE:低8位地址锁存信号; PSEN:读取控制信号; EA:片内、外ROM访问控制信号,EA=1,访问片内;
EA=0,访问片外。 2、访问片外ROM的过程
首先通过地址总线给出地址信号,选中程序存储器该地 址的存储单元,然后由PSEN发出读选通信号,在读选通信号 的控制作用下,将存储在被选中存储单元中的指令代码读出 并送至数据总线,单片机通过对数据总线的访问读取已送至 数据总线的指令代码,完成一次对外部程序存储器的访问1过2
3.2 存储器结构
10
3.2 存储器结构
三、特殊功能寄存器SFR AT89S52有128B特殊功能寄存器区,其特殊功能寄
存器有32个,比AT89C51增加11个,比AT89S51增加6 个。
特殊功能寄存器虽与片内RAM高128B地址完全重叠, 但在物理上是完全独立的。可以用寻址方式区分:直 接寻址访问的是SFR; 间接寻址访问,访问的是数据 RAM。
14
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
15
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
16
3.3 外部存储器及其访问
二、外部数据存储器及访问 1、扩展外部数据存储器的方法
17
3.3 外部存储器及其访问
二、外部数据存储器及访问 2、访问外部数据存储器的时序
5
3.2 存储器结构
一、程序存储器
1)程序存储器结构
8KB Flash存储器,地址0000H~1FFFH,可外扩展

第三章 AT89s52存储器结构

第三章 AT89s52存储器结构




例1 MOVX A, @DPTR ; 外部数据RAM中以DPTR为地址中的内容 ---A 例2 MOV P2, #20H ; 数20H ----P2 MOV R0, #30H ;数30H ----R0 MOVX @R0, A ; A ---- 外部数据RAM中2030H单元

2. 访问外部数据存储器的时序

3. 扩展外部程序存储器的连接方法
P0口 P0.0~P0.7 AT89S52 ALE
EA VCC
D0
74LS373

D7 G
Q0 Q7

P2.0~P2.7
PSEN
P2口
或 EA 0 EA
外 部 程 A0~A7 序 存 A8~A15 储 片 选 CE 器 OE
D0~D7
图 3.3.1外部程序存储器扩展
表 3.4.3 程序加密位的保护模式
加密位 模式 LB1 LB2 LB3 1 2 3 4 U P P P U U P P U U U P 没有程序加密功能 禁止在外部程序存储器中执行MOVC类指令读取内部 EA 程序存储器中的指令代码; 被采样并在复位时 被锁存;禁止对Flash存储器再编程 同模式2,并禁止内部存储器校验。 同模式3,并禁止外部存储器的执行。 组合加密功能


2. 程序存储器加密的 AT89S 系 列 VCC 方法 P2.6 对程序存储器加密需要 P3.6 高电平 RST 根据所希望采取的加密 P2.7 保护模式对3位加密位 P3.7 VPP EA LB1、LB2和LB3进行 XTAL1 编程。编程按照 ALE LB1→LB2→LB3的顺 GND 序按位进行。注意,在 PSEN XTAL2 对各位加密位进行编程 时,其控制信号是不同 的。图3.4.2为对加密 图 3.4.2 加密位编程逻辑电路 位编程的逻辑电路图。

计算机总复习知识点整理

计算机总复习知识点整理

第三章存储器1、SRAM读写时序●读过程●写过程2、DRAM读写时序●读过程●写过程3、DRAM刷新方式●原因:DRAM存储位元是基于电容器上的电荷量存储。

整个刷新间隔内,前一段时间用于正常的读/写操作。

而在后一段时间停止读/写操作,逐行进行刷新。

一个存储周期的时间分为两段,前一段时间tM用于正常的读/写操作,后一段时间tR用于刷新操作上述两种方式结合起来构成异步刷新。

●CPU在取指周期后的译码时间内,插入刷新操作。

●有单独的刷新控制器,刷新由单独的时钟、行计数与译码独立完成。

4、存储器容量扩充的方式①位扩展:用几片位数少的存储器芯片,构成具有给定字长的存储器;②字扩展:字扩展是容量的扩充,位数不变。

5、多模交叉存储器一个由若干模块组成的主存储器是线性编址的。

这些地址在各个模块中有两种安排方式:①顺序方式:特点:(优点)某个模块进行存取时,其它模块不工作,某一模块出现故障时,其它模块可以照常工作,通过增添模块来扩充存储器容量比较方便,(缺点)但各模块串行工作,存储器的带宽受到了限制。

②交叉方式:特点:地址码的低位字段经过译码(片选,非门)选择不同的模块,而高位字段指向相应模块内的存储字。

连续地址分布在相邻的不同模块内,同一模块内的地址是不连续的;(优点)对连续字的成块传送可实现多模块并行存取,提高了存储器的带宽。

6、存储器系统的层次结构存储系统的层次结构就是把各种不同容量和不同存取速度的存储器按一定的结构有机地组织在一起;7、缓存的基本工作原理数据交换:♦Cache原理图中,cache的容量为16字,分为4行,每行4个字。

♦拷贝到cache的块的地址存放在一个相联存储器中地址映射以及和主存数据交换机构全由硬件实现,并对程序员透明。

补充:Cache的工作原理是基于程序访问的局部性。

根据程序的局部性原理,可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器,把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器,供CPU在一段时间内使用。

408计算机组成原理计组存储器真题

408计算机组成原理计组存储器真题

知识点概括
1.存储器的分类
2.层次化存储器的基本结构
局部性原理
3.半导体随机存取存储器(1) SRAM; (2) DRAM; (3) Flash.
4.主存储器(1) DRAM芯片; (2) 多模块存储器; (3) 主存与CPU的连
接.
5.外部存储器(1) 磁盘存储器;(2) 固态硬盘SSD.
6.高速缓冲存储器(1) Cache基本原理; (2) Cache与主存之间的映射; (3) Cache中主存块的替换算法;(4) Cache写策略.
7.虚拟存储器
(1) 虚拟存储器的基本概念; (2) 页式虚拟存储器; (3)段
式虚拟存储器;(4)段页式虚拟存储器.
第三章存储器层次结构
1.存储器的分类
2.层次化存储器的
基本结构
调节CPU 和主存间读取速度不匹配的问题缓存CPU 主存辅存
10 ns 20 ns 200 ns ms
增拓主存容量两级存储:
⚫主存-辅存
⚫缓存-主存
局部性原理
⚫RAM⚫ROM
地址复用。

第3章 存储器的分段

第3章   存储器的分段

CPU与存储器之间的任何信息交换,都必须使用20位的物理地址先行,
经地址译码器后形成开门信号,把被访问的存储单元的“门”打开,方能 进行数据交换。
在程序设计中,程序员使用的是逻辑地址,而不使用物理地址,这不
仅有利于程序的开发,且对存储器的动态管理也是有利的。一个逻辑地址 是由段基值和偏移量(OFFSET)两部分组成,而且都是无符号的16位二
10FFFH
15 页 第第 15 页
汇编语言程序设计
第3章 存储器的分段
【例】:已知(CS)=1000H,(DS)=4000H,其中代码段大小为1KB,数据段 大小为64KB,试画出对应储存器分段的示意图,要求标出首尾地址。
【分析】: 对于代码段,由题意,大小 CS 为 1KB ,即对应的偏移地址为 DS :0H---3FFH,且CS为1000H, SS 则对应的物理地址为: 10000H---103FFH 对于数据段,由题意,大 小为64KB,即对应的偏移地址 为 : 0H---FFFFH , 且 DS 为 4000H ,则对应的物理地址为 : 40000H---4FFFFH
有2KB(800H)存储区,堆栈段占有1KB存储区。代码段的区域本可以
为01000H~10FFFH(64KB),由于程序区只需要16KB,所以程序区结 束后的第一个小段的首地址就作为数据段的起始地址(05000H)。而数
据段仅需2KB,则数据段结束后的第一个小段的首地址又成为堆栈段的起
始地址(05800H)。 这样,代码段和数据段及堆栈段重叠在一起了。 注意:每个存储单元的内容是绝对不允许发生冲突的,也就是说,某
0005H
0006H
0004H字单元的内容:
(0004H)=1234H
字单元由两个字节单元组成,其地址采用它的低地 址来表示。 字存入存储器:低位字节存入低地址单元,高位字 节存入高地址单元。

计算机原理第三章存储器

计算机原理第三章存储器

解:(1)需要26根地址线。

(2)有24根地址线

(3)共用8片。

(4)连线图如下图所示。
〔例6〕半导体存储器容量为7K×8位,其中固化区为4k×8 位,可选用 EPROM芯片:2K×8/片。随机读/写区为3K×8, 可选SRAM芯片:2K×4/片和1K×4/片。地址总线为A15~A0,
为“0”。
★ 注意:读出 “1” 信息后,电容Cs上无电荷,不能再 维持“1”,这种现象称为“破坏性读出”,须进行“恢复”操 作。
(3) 保持,字选线为“0”,T截止,电容Cs无放电 回路,其电荷可暂存数毫秒,即维持“1”数毫秒;无电荷 则保持“0”状态。
★ 注意:保持“1”信息时,电容Cs也要漏电,导致Cs上 无电荷,须定时“刷新”。
写1:数据线I/O=1、 I / O =0,使位线D=1、 D =0;
推出T1截止,T2导通使Q=1、 Q =0,写入“1”。
(2)读出
行选线xi,列选线yj加高电平,使T5 、T6导通和V1 、V2导通。
如果原存信息Q=0,则T1导通,从位线D将通过T5、T1到地 形成放电回路,有电流经D流入T1,使I/O线上有电流流过,经放 大为“0”信号,表明原存信息为“0”。而此时因T2截止,所以D 上无电流。
〔例〕32位地址线的计算机: 232=220×210×22=4千兆=4G 但现在实际配的主存假设为512兆,
即 512兆=220×29
所以,32 位地址线寻址的是逻辑地址, 29位地址线寻址的是物理地址。
3.1.3 存储器的分类
一、根据存储介质来分
1. 半导体存储器:
静态存储器 动态存储器
2. 磁表面存储器:磁盘、磁带等。(磁性材料)

计算机组成原理-第3章_存储系统

计算机组成原理-第3章_存储系统

存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行,如果刷新周期为 2ms,则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持,它们集成在一个芯片 上,形成DRAM控制器,是CPU和DRAM间的接口电路。
写周期:实现写操作,要求CS和WE同时有效,有效期间地址 和数据信号不能变化;为了保证CS和WE变为无效前能把数据 可靠的写入,数据必须提前一段时间在数据总线上稳定存在; 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器,它具有两个稳定的状态。
外存储器:简称“外存”,大容量辅助存储器;磁表面存储
器或光盘存储器;存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB,甚至更大。存取速度为若干
ms。
其他功能的存储器:如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标:存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时,使T5、T6、T7、T8导通,存储 元的信息被送到I/O与I/O线上, I/O与I/O线接上一个 差动读出放大器,从其电流方向,可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部,看其 有无电流通过,得出所存信息。
扩充:存储芯片规格的表示
在很多内存产品介绍文档中,都会用M×W的方式来表示芯 片的容量。

计算机组成原理(第三版)第 3 章 存储器及存储系统

计算机组成原理(第三版)第 3 章 存储器及存储系统

16
3.2 主存储器
• 主存储器按其功能可分为RAM和 ROM。
一 二 随机存取存储器RAM 只读存储器ROM
INFO DEPT@ZUFE HANGZHOU.CHINA
17
一、随机存取存储器RAM
MM
Y0
Bm-1
Y1
……
B0
An-1…A0
M A R
M A D

Y2n-2
Y2n-1

CS
WE
R/W读写 控制电路
INFO DEPT@ZUFE HANGZHOU.CHINA
9
三、存储器的层次结构
1.分级原理: 根据程序执行的集中性和局部性原理而构建的分层结构。信 息流动分规律为从低速、大容量层次向高速、小容量层次流动 ,解决速度、价格、价格这三者之间的矛盾,层次间信息块的 调度由硬件和软件自动完成,其过程对用户透明。 2.三级存储管理系统: • Cache: • ·采用TTL工艺的SRAM,哈佛结构; • ·采用MOS工艺的SRAM,指令与数据混存,其与内存之间信息块 的调度(几十字节)全由Cache控制器硬件完成。 • 主存: • ·ROM常用FROM,E2PROM等构成; • ·RAM常用DRAM构成,RAM和ROM采用统一编码。 • 虚存: • 采用磁盘存储器,主存+OS中的存储器管理软件联合构成,其 信息块常用页、段表示,其间的信息块调度由管理软件完成。
字线
数 据 线 Cd
T
C
单管MOS动态存储器结构
INFO DEPT@ZUFE HANGZHOU.CHINA
29
(2)DRAM存储器
RAS CAS WE OE 定时和控制
4M×4位的DRAM

第三章 存储器管理

第三章 存储器管理

1.静态重定位是在作业的()中进行的A. 编译过程B. 装入过程C. 修改过程D. 运行过程正确答案是:【B】解析:重定位过程就是将程序中的逻辑地址转换为处理机可以访问的物理地址的过程。

【归纳总结】编译过程是将计算机高级语言或低级语言转换成机器语言即二进制代码的过程;静态重定位是在程序装入内存时进行的;而动态重定位是在运行过程中再计算地址。

本题的正确答案为B,但是,只要题目略加改动,这类题可以生产很多变化。

22.对外存交换区的管理目标,正确的是A. 提高系统吞吐量B. 提高存储空间的利用率C. 降低存储费用D. 提高换入换出速度正确答案是:【D】解析:操作系统在内存管理中为了提高内存的利用率,引入了覆盖和交换技术,也就是在较小的内存空间中用重复使用的方法来节省存储空间,但是,它付出的代价是需要消耗更多的处理机时间。

实际上是一种以时间换空间的技术。

【归纳总结】从节省处理机时间来讲,换入换出的速度越快,付出的时间代价就越小,反之就越大,大到不能忍受时,覆盖和交换技术就没有意义了。

所以,从提高内存的利用率出发而引入了覆盖和交换技术,为使付出的代价减小,提高换入换出的速度就成了管理外存交换区的主要目标。

33.某一个操作系统对内存的管理采用页式存储管理方法,所划分的页面大小是A. 要依据内存大小而定B. 必须相同C. 要依据CPU的地址结构D. 要依据外存和内存的大小而定正确答案是:【B】解析:页式管理中很重要的一个问题便是页面大小如何确定。

确定页面大小有许多因素,例如进程的平均大小,页表占用的长度等等。

而一旦确定,所有的页面都是等长的。

故选B。

44.引入段式存储管理方式主要是为了更好地满足用户的要求,不属于这一要求的是A. 方便操作B. 方便编程C. 共享和保护D. 动态链接和增长正确答案是:【A】解析:分区管理和分页管理只能采用静态链接。

一个大的进程可能包含很多个程序模块。

对它们进行链接要花费大量的处理机时间,而实际运行时则可能只用到其中的一少部分模块。

计算机组成原理_第三章

计算机组成原理_第三章

第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。

  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

存贮体中,为区分不同的存贮单元,对每一单元 给一个编号,这个编号叫地址,地址与存贮单元一一 对应。一个存贮单元可以放一个字—按字编址,也可 以放若干个字节—按字节编址,存贮体同周围的逻辑 线路一起组成存贮器。
主存储器通常由存储体、地址译码驱动电路、 I/O和读写电路组成。
地 址 译 码 驱 动 I/O 和 读 写 电 路
C P U
Cache
内 存
外 存
•从整体看,主-辅存层次的存取速度接近于主存的存取速度(小系统中最快 的速度) ,容量则接近于辅存的容量,(小系统中最大的容量),而每位平 均价格也接近于廉价的辅存平均价格,从而解决了大容量存在一定的辅助硬件和软件支持下, 构成了一个完整的存贮体系。 体系中引入Cache的目的,是想用来填补CPU和内存之间 速度上的差异,(为了追求高速度)故高速缓存控制用 硬件实现。 虚拟存贮器是为了填补内存和外存之间在容量上的差异, 所以主要用硬件、软件结合的方法实现。 高速缓存技术把高速缓存和内存构成一级存贮层次,虚 拟存贮技术把内存和外存构成二级存贮层次。 三种性能、水平不同的存贮器合在一起,采用了多层次 的存储结构,总的效果是:存取速度接近高速缓存水平, 存贮容量非常之大(为外存的容量),整个价格也比较 合理,以此满足用户对存贮器速度、容量和价格的要求 (最快的速度、最大的容量、最低的价格)。
四、可靠性 一般用平均无故障时间(两次故障之间的平均间 隔)来衡量。 为提高存储器的可靠性,必须对存储器中存在的 特殊问题,采取适当的方法。 (1)对于破坏性读出的存储器:设立缓冲寄存器 (2)断电后信息会丢失:备用电源的方法或采用中断 的技术转储 (3)动态存储:定期刷新
五、性能/价格比
价格即成本,它是衡量经济性能的重要指标。设C 是存储容量为S位的整个存储器以元计算的价格,可定义 存储器成本c为:c=(C/S)元/位.
地址线
存储体
数据线
读/写控制线
3.1.2 存储器的主要技术指标
一.存储容量 存储容量是指主存所能容纳的二进制信息总量。
对于字节编址的计算机,以字节数来表示容量; 对于字编址的计算机,以(存储)字数与其(存储)字长的乘积来表 示容量 。 如某计算机的容量为64K×16,表示它有64K个字,每个字的字长为16 位,若用字节数表示,则可记为128K字节(128KB)。
3.1.4 存储器的系统层次结构
当前计算机系统中,采用三种运行原理不同、性 能差异很大的存储介质,高速缓冲存储器、主存 储器和辅助存储器
为了解决容量、速度和价格之间的矛盾,出现 了多层次的存储系统,即把各种不同存储容量,不 同存取速度的存储器,按一定的体系结构组织起来 ,使所存放的程序和数据按层次分布在各存储器中 ,形成一个统一整体的存储系统。 由高速缓冲存储器、主存储器、辅助存储器构 成的三级存储系统可以分为两个层次,其中高速缓 冲存储器和主存之间称为Cache-主存层次,主存和 辅存间称为主-辅层次。
存贮系统:两个或两个以上速度,容量,价 格不同的存贮器,用硬件、软件或软硬结 合的方法联成一个系统,此系统对应用程 序是透明,且从应用程序员来看,系统的 速度接近最快的存贮器,容量接近容量最 大的存贮器,价格接近最便宜的存贮器。
从CPU的角度看n种不同的存储器(M1--Mn)在逻辑上是一 个整体。其中:M1速度最快、容量最小、位价格最高; Mn速 度最慢、容量最大、位价格最低; 从整体看,整个存储系统存取速度接近于M1的速度,容量 则接近于Mn的容量,而每位平均价格也接近于Mn位价格,从 而解决了大容量、高速度和低成本间的矛盾
第三章 存储器
存储器概述 存储器的系统层次结构 半导体随机存储器和只读存储器 静态、动态存储器的结构、特点、工作原理 主存储器与CPU的连接 提高存储系统性能的技术 外部存储器
3.1 存储器概述
3.1.1 基本概念
信息存贮的基本单位,叫做一个二进制位(bit)。 一位的值可以为0,也可以为1,因此,必须具有两个稳态的 元件来表示,如,半导体器件或者磁性材料,存贮一位二进 制数的器件称作一个存储位元(记忆单元)。 8个二进制位称作一个字节(Byte),一个二进制数含 有多个二进制位. 当一个二进制数作为一个整体进行操作时,就称作一个 字(机器字),一个字中的二进制位数叫字长(机器字长) 一个存储位元存贮一位二进制,若干位二进制可用若 干个存储位元存贮,这若干个存储位元就组成了一个存贮单 元,一个存贮单元可以存放一个字(这个字叫做一个存储字, 这一个存储字的长度叫做存储字长 ),多个存贮单元组成 了一个存贮体—存贮器的核心。
二.按存储内容可变性分类 1.随机存取存储器RAM 既能读出,又能写入的半导体存储器,主要用作主存。 2.只读存储器ROM ROM可以看作RAM的一种特殊方式,存储器的内容只能随机读出 而不能随机写入。
三.按读写顺序分类 1.SAM(sequential):顺序存取,存取时间与存贮单元的物理 位臵有关,如磁带。 2.RAM:随机存取,存取时间与存贮单元的物理位臵无关, CPU对任何一个存储单元的读写时间是一样的,即存取时间 是相同的 。如半导体存储器, 3.DAM(Director):直接存取,介于上述二者之间,如磁盘。
四.按存储介质分类 1.磁芯存储器:采用具有矩形磁滞回线的铁氧体磁性材料,利用 两种不同的剩磁状态表示“1”和“0”。 特点:信息可以长期存放,但,是破坏性读出。 2.半导体存储器:采用半导体器件制造的存储器,主要有MOS型存 储器和双极性存储器。 特点:存取速度快,但断电后所存信息丢失。 3.磁表面存储器:在金属或塑料基体上,涂敷一层磁性材料,用 磁层存储信息,如磁盘、磁带等。 特点:存储用量大,价格低,但存取速度慢,多用作辅存。 4.光存储器:采用激光技术控制访问的存储器,可分为只读式, 一次写入式,可读写式三种。 特点:存储容量大,携带方便,可永久存放。
1K(一千)=210=1,024个存储单元 1M(一百万)=220=1,048,576个存储单元 1G(十亿)=230=1,073,741,824个存储单元 1T(一万亿)=240=1,099,511,627,776个存储单元
二.存取速度 1.存取时间Ta 存取时间又称为访问时间或读/写时间,它是指从启 动一次存储器操作到完成该操作所经历的时间。 2.存取周期Tm 存取周期又可称作读写周期、访内周期,它是存贮 器从接受读/写命令信号始,将信息读出或写入后,到接到下一 个读/写命令为止所需的时间 。 显然,一般情况下,TmTa 为什么? 。 这是因为对任何一种存储器,在读写操作之后,总要有一 段恢复内部状态的复原时间(意思就是存取时间之后还需要一 段的复原时间)。 对于破坏性读出的(对存储器的读取会擦除其存储的数据) 存储器,这个复原时间会变得更长:因为存储器中的信息读出 后需要马上进行重写(再生)。存取周期往往比存取时间要大 得多,甚至可以达到Tm=2Ta。
存储系统
CPU M1 M2 Mn
3.2 半导体存储器 3.2.1 分类
3.2.2 SRAM存储器 3.2.2.1 单译码SRAM结构图
1、存储位元 2、三组信号线 地址线 数据线 控制线
行线=1(行线上的输 出为高电平),存储 单元(存储位元)被 选中,可读写,行线 =0,存储单元(存储 位元)处于保持状态
一.
Cache-主存层次
CPU和主存之间的速度大约相差一个数量级,为了弥补主存速度 的不足,在CPU和主存之间设臵了一级容量不大,但速度很高的高速缓冲 存储器(Cache),简称高速缓存或快存。CPU在某一小段时间内所要访问 的程序和数据被事先从主存中调入Cache中,当CPU需要这些程序和数据时 ,就直接去Cache中读取,这样将大大提高存取速度。Cache和主存借助于 辅助硬件构成一个整体。
五、按寻址方式分类 1.地址寻址: 2.内容寻址:联想存贮器,以关键字来找所需信息。
六.按信息的可保存性分类 1.易失性存储器:断电后信息将消失的存储器是易失性存储 器,如半导体存储器,可以分为动态(DRAM)和静态(SRAM) 两种。动态存储器需要在使用过程中经常刷新以保持存储单元 内电荷的稳定性,静态存储器由于有电源的支持,不需要。 2.非易失性存储器:断电后仍保持信息的存储器称为非易失 性存储器。如磁带和磁盘等磁表面存储器。非易失性存储器的 内容可以不依赖于计算机的运行而存在,因此,这类磁表面存 储器一般作外存使用。除磁表面存储器外,ROM也是一种特殊 的非易失性存储器。
辅助硬件
C P U
Cache
内 存
外 存
•从整体看,Cache-主存层次的存取速度接近于Cache的存取速度(小系统 中最快的速度),但容量接近于主存(小系统中最大的容量),每位价格也 接近于主存的每位平均价格。因此,解决了高速度和低成本之间的矛盾。由 于这个层次完全由硬件实现,不用系统辅助软件干预,所以对用户是透明的 。(原来存在的一些事情、一些属性从某一个角度来看,仿佛不存在)
1.存贮体:一般呈矩阵式,以便于译码 2.数据线(双向)、地址线(单向) 3.地址译码器:通过地址信号,选中存储单元 单译码(线选法):一个译码器,一次就能选中一个存贮单元 双译码(重合法):二个译码器,由X、Y双向决定被选单元 采用双译码结构,不能节省地址线的数目,但可以节省地址选 择线的数目,现一般都采用这种结构。 4.读/写电路 控制选中的存贮单元的读/写 5.控制电路 片选线CS:一个存贮器由多片芯片组成,读/写前先选片 读/写控线R/W:片选好后,对片中的某个地址进行读/写
二、主-辅存层次(称之为虚拟存储器)
辅助存储器是主存的补充,用来存放暂时不用的程序和数据,当需 要时,再调到主存中去。主-辅存层次通过附加的硬件及存储管理软件来 控制,主-辅存形成一个整体,称之为虚拟存储器。虚拟空间可以比实际 空间大得多。 辅存只与主存交换信息,CPU不能直接访问辅存。
辅助软硬件
六、功耗
是一个不容忽视的问题,它反映了存贮器件耗电 的多少,同时也反映了器件的发热程序。(因温度高会限 制集成度的提高)功耗小,也有利于存贮器的稳定工作。
相关文档
最新文档