项目二一位十进制加法计算器的逻辑电路设计及制作100页PPT
设计一个一位十进制加减法++数字电路课程设计报告
课程设计报告课程：微机系统与接口课程设计学号：姓名：班级：教师：******大学计算机科学与技术学院设计名称：设计一个一位十进制加减法器日期：2010年1月 23日设计内容：1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。
2、用一个开关控制加减法器的开关状态。
3、要求在数码显示管上显示结果。
设计目的与要求：1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。
设计环境或器材、原理与说明：环境：利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。
器材：74LS283或者4008， 4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法）设计原理:图1二进制加减运算原理框图分析：如图1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
设计过程（步骤）或程序代码：实验电路：1:减法电路的实现：（1）：原理：如图1所示（如下），该电路功能为计算A-B。
若n位二进制原码为N原，则与它相对应的补码为N补=2n-N原，补码与反码的关系式为N补=N反+1，A-B=A+B补-2n=A+B反+1-2n(2)：因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。
加法器相加的结果为：A+B反+1，(3)：由于2n=24=(10000)2,相加结果与相2n减只能由加法器进位输出信号完成。
当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值为1，同时还要发出借位信号。
教案一位十进制加法计算器的逻辑电路设计与制作
教案一位十进制加法计算器的逻辑电路设计与制作一、教学目标：1.了解并掌握十进制加法的基本概念和运算规则；2.通过设计和制作一位十进制加法计算器的逻辑电路，培养学生的创新思维和手工制作能力；3.提高学生的团队协作和问题解决能力。
二、教学内容：1.十进制加法的基本概念和运算规则；2.一位十进制加法计算器的逻辑电路设计和制作。
三、教学步骤与方法：1.引入：利用一个实际的例子向学生介绍十进制加法的概念和运算规则，如：2+3=52.讲解和演示：2.1详细讲解一位十进制加法计算器的逻辑电路设计原理；2.2利用白板或投影仪演示逻辑电路的实际运行过程，以加法器为例，将两个十进制数进行加法运算，然后将结果显示在数码管上。
3.分组合作：将学生分成小组，每个小组由3-5人组成，进行合作设计和制作一位十进制加法计算器的逻辑电路。
4.设计与制作：4.1小组成员分工明确，进行逻辑电路的设计；4.2利用逻辑门、触发器、加法器、数码管等电子元件进行逻辑电路的制作；4.3考虑逻辑电路的稳定性、可靠性和抗干扰能力，进行逻辑电路的优化和改进。
5.调试与测试：5.1每个小组利用数字信号发生器或开发板测试逻辑电路的功能和正确性；5.2发现问题和不足之处，及时进行调试和改进，直至逻辑电路能够正确实现加法运算并显示结果。
6.展示与评价：6.1每个小组将自己设计与制作的一位十进制加法计算器逻辑电路进行展示；6.2其他小组对展示结果进行评价，包括逻辑电路的稳定性、可靠性和实用性等方面。
7.总结与反思：学生总结并反思自己的设计和制作过程，找出问题和不足之处，提出改进的意见和建议。
四、教学资源：1.白板或投影仪；2.逻辑门、触发器、加法器、数码管等电子元件；3.数字信号发生器或开发板。
五、教学评价：1.学生可以通过展示和评价来相互学习和提高；2.评价标准包括逻辑电路的功能、稳定性、可靠性和实用性等方面。
六、教学拓展：1.可以进行更高位数的十进制加法计算器的逻辑电路设计和制作；2.可以引入其他逻辑电路和数学运算相关的内容，如减法、乘法等。
设计一个一位十进制加减法++数字电路课程设计报告
设计一个一位十进制加减法++数字电路课程设计报告一位十进制加减法++数字电路课程设计报告摘要：本文介绍了一位十进制加减法++数字电路课程设计的具体实现步骤。
通过串行和并行方式，使用ALU模块实现对数字的加减法运算，并模拟真实的计算机系统。
最后，将实现的电路连接到FPGA上，并在XilinxISE环境中进行调试和测试。
关键词：十进制加减法； ALU； FPGA； XilinxISE1 绪论随着信息技术的发展，数字电路处理能力也越来越强大。
在数字电路设计中，加减法运算是最基本的运算，因此如何实现十进制加减法++数字电路设计成为研究的重点。
本文将介绍一位十进制加减法++数字电路设计的具体实现步骤，并将实现的电路连接到FPGA上，并在XilinxISE环境中进行调试和测试，以便快速实现和调试。
2 原理说明十进制加减法++数字电路设计是一种实现数字加减法运算的电路，它可以通过串行或并行的方式来实现，主要包括以下几部分：(1) 数据输入：数字输入的格式一般为二进制、八进制、十进制或十六进制，可以使用输入设备（如键盘、指针装置等）输入；(2) ALU模块：ALU模块（算术逻辑单元）是实现加减法运算的最主要组成部分，它包括算术逻辑和控制逻辑；(3) 数据输出：数据输出的格式一般为二进制、八进制、十进制或十六进制，可以使用输出设备（如显示器、打印机等）进行输出；(4) 控制逻辑：控制逻辑主要由指令和控制状态机构成，控制状态机负责控制ALU模块的加减法运算，而指令则控制整个系统的运行状态。
3 电路设计（1）ALU模块设计：由于加减法运算是ALU模块的主要功能，因此该模块必须具备加减法运算的能力，同时应具备移位、带符号处理、移位定位、逻辑运算等功能。
（2）控制逻辑设计：为了控制ALU的加减法运算，必须设计一套控制逻辑，该控制逻辑主要由指令和控制状态机构成，指令用于控制系统的运行状态，而控制状态机则控制ALU模块的加减法运算，实现真实的计算机系统。
项目2一位加法计算器的设计与制作
根据编码的概念，编码器的输入端子数N和输出端子数n应满足 如下关系：
N
≤
2
n
编码器按编码方式不同，可分为普通编码器和优先编码器。按 输出代码的种类不同，又可分为二进制编码器和二-十进制编码器等。
图2-3 三位二进制普通编码器的逻辑图
1．普通编码器 普通编码器的特点是在任一时刻，只允许输入一个编码信号， 否则输出发生混乱。如图2-3所示的电路是用与非门及非门组成的 三位二进制普通编码器的逻辑图。该电路的输入端子数为7，输出 端子数为3。
[项目实施]
工作任务 名称一位加法Biblioteka 算器的设计与制作元器件选择
仪器设备 1．直流稳电源 2．万用表 3．面包板（或者印制电路板和电烙 铁） 4．集成电路测试装置（配16脚和14脚的集成电路插座） 5．示波 器
序 号
型号规 个 序号 名称 型号规格 个数 格 数 6×6×1 2套， 显示译码 按键S1～ 0mm 1 18 5 74LS48 2 器IC6、 S9 （标注 IC7 个 1～9） LED显示 LG5011A 编码器IC1、 2 74LS147 2 6 2 器IC8、 IC2 H IC9 名称 3 六反相器 IC3、IC4 74LS04 2 7 编码器限 流电阻R 1kΩ 18
74LS147的功能见表2-3所示。 表2-3 74LS147的功能表
3．编码器的应用 74LS148优先编码器的功能扩展。 【例2-1】 用两片74LS148优先编码器扩展成为16线-4线优先 译码器。 解设16线-4线优先编码器的编码输入端为 I15 ~ I 0 ，二进制代码 的输出端为 Y ~ Y 0 。
该编码器任何时刻都不允许有两个或两个以上输入信号同时 请求编码，否则输出将发生混乱。
加法计算器电路
各数位的权是8的幂
4、十六进制
数码为：0—9、A—F；基数是16。 运算规律：逢十六进一，即：F＋1＝10。 十六进制数的权展开式： 如：(D8.A)2＝ 13×161 ＋8×160＋10 ×16－1＝(216.625)10
各数位的权是16的幂
返回
二、不同数制之间的转换 1、二进制数与八进制数的相互转换
Y0 I1 I 3 I 5 I 7
返回
I 1 I 2I 3 I 4 I 5 I 6 I 7 ≥1
逻辑电路图：
≥1
Y2
Y1
≥1
Y0
想一想
如何用与非门实现？
返回
（2）集成8线－3线优先编码器74LS148
I0 & G2 YS
I1 I2 I3 I4 I5 I6 I7
1 1 1 1 1 1 1 G1 1 1
返回
1、十进制
数码为：0—9；基数是10。 十进制数的权展开式： 运算规律：逢十进一，即：9＋1＝10。
103、102、101、100称为十进 制的权。各数位的权是10的 幂。
５× １０３＝５０００ ５× １０２＝ ５００
５× １０１＝ ５０
５×
５ ５ ５ ５
１００＝
任意一个十进制数都可以 ５ 表示为各个数位上的数码 ＋ 与其对应的权的乘积之和， ＝５５５５ 称权展开式。
返回
[知识链接2] 编码器
实现编码功能的逻辑电路，称为编码器。编码器又分 为普通编码器和优先编码器两类。
1.二进制编码器
（1）三位二进制普通编码器 输入：I0～I7 8个高电平信号，
I0 I1 I2 I3 I4 I5 I6 I7
输出：3位二进制代码Y2Y1Y0。
8.8 《项目6加法计算器的设计与制作》课件
1100
8421 码：又称 BCD 码，是最常用的十进制编码。其 每位的权为 8、 4、 2、 1，按公式展开，即可得对应的十 进制数，如(0111)2＝1×22＋1 ×21+1×20＝7 5421 码 也 是 有 权 码 ， 其 每 位 的 权 为 5 、 4 、 2 、 1 ， 如 (1010)2=1×5＋1×2＝7。 2421 码 是 有 权 码 ， 其 每 位 的 权 为 2 、 4 、 2 、 1 ， 如 (1100)2=1×2 ＋ 1×4 ＝ 6 ，与余 3 码相同 0 和 9 、 1 和 8 、 2 和 7…是互为反码。另外当任何两个这样的编码值相加等于 9时，结果的4个二进制码一定都是1111。 格雷码：也叫循环码，特点是任何相邻的两个码组中， 仅有一位代码不同，抗干扰能力强。 余 3 码不是有权码，由于它按二进制展开后十进制数 比所表示的对应的十进制数大 3 。如 0101 表示的是 2 ，其 展开十进制数为5，故称为余3码。
逻辑电路图如图6.2所示。
图6-2 8线-3线二进制普通编码器
2.优先编码器
前面讨论的普通编码器中，输入信号之间是相互排斥 的，每次只能输入一个信号，而优先编码器可以同时输 入几个信号，但在设计时已经将各输入信号的优先顺序 排好。当几个信号同时输入时，优先权最高的信号优先 编码，这种电路称为优先编码器。 图6-3所示为三—八线优先 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 编码器CT74LS147的逻辑功 74LS147 能示意图，其功能表如表6-4 Y3 Y2 Y1 Y0 所示。下面根据表6-4所示的 CT74LS147的功能表对其逻 辑功能说明如下。
若以 N 代替（ 6.1.1 ）中的 10 ，就可以得到任意进制 （N进制）数展开式的形式 D=∑ki×Ni （6-2） 式中的ki是第i位的系数，N称为计数的基数，Ni 称为 第i位的权，i的取值与式（6-1）中的规定相同。
项目二一位十进制加法计算器的逻辑电路设计与制作课件.ppt
任务二 译码器逻辑电路设计与制 作
【知识链接2：LED数码管及其驱动电路】
LED数码管（也称发光二极管数码管）是用显示数字、文字 和符号的常用器件。如图2-8所示。
LED数码管根据管内PN结的连接方式不同，可分为共阴数码 管和共阳数码管两种。共阴数码管就是管内所有PN结的阴极 都连在一起，如图2-9（a）所示。使用时应将共阴端接低电 平，阳极接显示译码器的哥哥输出端。共阳数码管就是管内 所有PN结的阳极都连在一起，如图2-9（b）所示。使用时应 将共阳端接高电平，阴极接显示译码器的各个输出端。
Li Ai Bi
Gi Ai Bi AiBi Ai Bi AiBi Mi AiBi
根据上面的表达式可画出如图2-21所示的逻辑电路图。
上一页 返 回
仿真演练一 七段数码管显示电路
【技能目标】 （1）学会用字信号发生器。 （2）学会编码七段数码管。 （3）进一步会用逻辑分析仪。 【知识目标】 （1）掌握数码管的编码方法。 （2）掌握字信号发生器的使用方法。
4.活动提示
（1）为保证课堂效率，建议学生将前两次任务中制作的电路 保留并在此次任务中直接使用。
（2）此设计为组合逻辑，用集成逻辑门实现，设计方法可见 后面的知识链接。
上一页 下一页
任务三 一位十进制加法器的逻辑 电路设计与制作
【知识链接1：半加器与全加器的基本知识 】
1.一位加法器 （1）半加器。 半加器的真值表如表2-7所示。表中的A和B分别表示两个相
3.实践活动要求
要求每人用逻辑门设计BCD编码器的控制电路，并在焊接板（ 或面包板）上将设计的电路搭建起来，然后调试并实现所要求 的功能。
4.实践仪器与元件
万用表、电烙铁、按钮开关10只，红色LED4只，集成逻辑门 若干，电阻、电容若干，导线，焊接板（或面包板），焊锡丝
8.8 《项目6加法计算器的设计与制作》课件.
然后讨论小数的转换。 假设十进制小数为(D)10，对应的等值二进制数为(0.k-1k-21k-3…k-n)2，则依式（6-3）可知 (D)10=k-1×2-1+ k-2×2-2+ k-3×2-3+……+ k-n×2-n 将上式两边同乘以2可得 2(D)10=k-1+（k-2×2-1+ k-3×2-2+……+ k-n×2-n+1）（6-6）
项目6 加法计算器的分析与制作
任务一 计算器数字显示电路分析与制作
任务二 一位加法计算器的设计与制作
计算器是我们经常使用的一种电子产品，能够实现 加减乘除。计算器中的加减乘除运算用电路如何实现 呢？通过本项目内容的学习，我们来一起学习如何制 作一个一位十进制加法计算器。
【知识目标】
1.掌握常用数制的表示及其相互转换； 2.理解编码的含义，掌握常用的BCD码； 3.掌握编码器、译码器、数据选择器、数据分配器 、 寄存器、加法器的逻辑功能和主要用途； 4.初步掌握用中规模集成组合逻辑电路设计电路的方 法； 5.了解组合逻辑电路的应用。
若以 N 代替（ 6.1.1 ）中的 10 ，就可以得到任意进制 （N进制）数展开式的形式 D=∑ki×Ni （6-2） 式中的ki是第i位的系数，N称为计数的基数，Ni 称为 第i位的权，i的取值与式（6-1）中的规定相同。
（2）二进制
在数字电路中应用最广泛的的是二进制。二进制的基 数是 2 ，每一位数仅有 0 和 1 两个数码表示，数字中低位 和相邻高位之间的关系是“逢二进一”，所以称为二进 制。根据式（6-2），任何一个二进制数均可展开为 D=∑ki×2i （6-3） 并计算出它所对应的十进制数的大小。例 (111101.11)2=1×25+1×24+1×23+1×22×0×21+1×20+ 1×2-1+1×2-2=(61.75)10
计算机中常用组合逻辑电路(共87张PPT)
三、译码器和编码器
二 进制译码器
译 码 二-十进制译码器 器
显示译码器
二进制编码器
编 码 器
二-十进制编码器
1、译码器
把代码状态的特定含义翻译出来的过程称 为译码，实现译码操作的电路称为译码器。
译码器就是把一种代码转换为另一种代码的电路。
1）二进制译码器
设二进制译码器的输入端为n个，则输出端为2n个，且 对应于输入代码的每一种状态，2n个输出中只有一
用两片74LS85比较八位数时，高四位的输出就是八位 数比较结果的输出。
低四位片输出接到高四位片的级联输入，从而高四 位相等时，高四位的输出取决于级联输入—低四位 的比较结果。
实现逻辑图
A3
A2
A1 74LS85
A0 (1) A>B
B3
A=B
B2
A<B
B1
B0 a>b a=b a<b
A3
A2 A1 74LS85 A0 (2) A>B
CO
Ci
Ci AiBi
半加器符号
2）全加器
能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3 个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
A i B i C i-1 000 001 010
Si Ci 00 10 10
AiBi
Ci-1
00 01 11 10
00 1 0 1
11 0 1 0
(Ai Bi)AiBi
(Ai Bi)AiBi
逻辑图：
(Ai<Bi) (Ai=Bi) (Ai>Bi)
&
≥1
&
&&
1
项目二一位十进制加法计算器的逻辑电路设计及制作
根据以上逻辑表达式可以绘制出8421BCD码编码器的逻辑电 路，如图2-3所示。 返 回 上一页
任务二 译码器逻辑电路设计与制 作
【技能目标】 能设计并使用译码器。
【知识目标】 （1）掌握编码技术。 （2）掌握集成LED译码器的使用方法。
下一页
任务二 译码器逻辑电路设计与制 作
【实践活动】 1.实践活动任务描述
【实践活动】 5.活动提示
（1）LED正、负板间加正向电压时导通，一般电压大于2V 时发光，不加电压或加反向电压时不导通，LED不亮，应与 LED串联一100~1000 Ω的电阻保护LED不致因过流而损坏。 （2）10个按钮开关代表0~9这10个十进制数，输出4个信号 控制4个LED的显示。 （3）此设计为组合逻辑，用集成逻辑门实现，设计方法可见 后面的知识链接。
【技能目标】 能设计并制作BCD码编码器。 【知识目标】 掌握编码技术。 【实践活动】 1.实践活动内容
BCD编码器实验。
下一页
任务一 BCD编码器的逻辑电路设 计与制作
【实践活动】 2.实践活动任务描述
在电路输入端按下代表0~9的任何一个按钮开关，在输出端， LED就会显示与该十进制数对应的二进制数值。任何时刻只允 许输入一个有效信号。
上一页
下一页
任务三 一位十进制加法器的逻辑 电路设计与制作
【知识链接2：数据选择器、数据分配器及 数值比较器】
3.数值比较器 数据比较器是用来判断输入数据大小的逻辑器件，数值比较 器可以按位数分为一位数值比较器和多位数值比较器，首先 简要介绍一位数值比较器的功能和特点。 其真值表如表2-11所示。由真值表可以得到下列逻辑表达 式： Li Ai Bi
十进制加法计数器
十进制加法器设计1课程设计的任务与要求 课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。
了解各种元器件的原理及其应用。
2、了解十进制加法器的工作原理。
3、掌握multisim 软件的操作并对设计进行仿真。
4、锻炼自己的动手能力和实际解决问题的能力。
5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。
课程设计的要求1、设计一个十进制并运行加法运算的电路。
2、0-9十个字符用于数据输入。
3、要求在数码显示管上显示结果。
2十进制加法器设计方案制定 加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
2第二步将置入的数运用加法电路进行加法运算。
第三步前面所得结果通过另外两个七段译码器显示。
即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。
运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。
由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。
《实用数字电子技术项目教程》课件 项目二 加法及数码显示器制作
1．七段显示译码器74LS48
七段显示译码器74LS48是输出高电平有效的译码器， 其引脚排列图如下图所示。其中，A3 ~ A0为译码器的输入 信号，Ya ~ Yg 为译码器的7个输出， LT 为译码器的灯测试 输入， BI / RBO 为译码器的消隐输入/灭零输出， RBI 为灭零 输入。
表2-6所示为 74LS48的逻辑功 能表。
由表2-6可知，当输入 A3A2 A1A0 =0000～1001时，输出控制LED 数码管显示数字0～9；当输入 A3A2 A1A0=1010～1111时，输出为稳定 的非数字信号，据此可检查输入信号的正确性。
此外，该芯片还有以下三种控制功能：
✓ 熄灯：即消隐功能。当 BI 输入0时，无论其他控制输入 （ LT 、 RB）I 及信号输入（A3A2 A1A0 ）为何值，各个输出端均输出0， 使数码管熄灭。该功能主要用于多数码管的动态显示。
（二）七段显示译码器
在数字电路中，数字量都是以一定的代码形式出现的，所 以这些数字量要先经过译码，才能送到数字显示器去显示。 这种能把数字量翻译成数字显示器所能识别的信号的译码器 称为数字显示译码器。
七段显示译码器指的是输入8421BCD码，输出七段显示码 的集成电路芯片。因为LED数码管有共阴极和共阳极两种结 构，所以七段显示译码器也有输出段码高电平有效和低电平 有效两种。输出高电平有效的译码器用于控制共阴极数码管； 输出低电平有效的译码器用于控制共阳极数码管。
（4位二进制数），
输出为EDCBA，其中E为十进制数的十位，DCBA为个位
BCD码。
（一）真值表
码制转换电 路的真值表如表 2-8所示。
（二）化简 码制转换电路的卡诺图如下图所示。
由卡诺图可得：
逻辑电路的设计加法器PPT课件
请同学们思考以下两个问题:
1、各位上的运算有何不同之处？
2、只考虑某一位数相加，用逻辑电路实现，分别有几个 输入端和输出端？
——加法器
加法器
加法运算的基本规则：
（1）逢二进一。 （2）最低位是两个数最低位的叠加，不需
考虑进位。 （3）其余各位都是三个数相加，包括加数
例2：利用四位全加器实现四位全减器。
两个多位数相减，可以用补码相加来实现。
A-B=A+B补=A+B反+1
差
A4A3A2A1 N4N3N2N1
借位 1
S4
S3
S2
C4
S1 C0
A4A3A2A1 N4N3N2N1 1 “1”
A4 A3 A2 A1 B4 B3 B2 B1
被减数
1 1 11
• 由于4位二进制数相加是逢十六进一，而 8421码相加是逢十进一，用4位全加器构成 8421码加法器时，必须解决“逢十六进一 变成逢十进一”的问题。
“逢十六进一变成逢十进一”
6+7=13
加
6修正
非法码
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
•BCD（8421）码加法器电路设计
Bn
Cn
Cn-1
F3
F2
F1
F0
加法器
C3
C0
B3 A3 B2 A2
B1 A1 B0 A0
74LS83
加法器（5）
多位加法器
串行进位加法器 并行进位加法器
例：四位串行进位加法器
一位十进制加法器设计报告
一位十进制加法器设计报告成员：一位十进制加法器一、实验目的：1、进一步学习组合逻辑电路的设计方法；2、学习相关芯片的使用；3、学一位十进制加法器的原理，并设计一个一位十进制加法电路。
二、设计原理：利用74HC283芯片，可以实现4为二进制数的相加运算，因此，对两个一位十进制数进行加运算时，应先把十进制数转化成二进制数，即进行编码，然后进行加运算，编码采用了两个8线-3线编码器串联组成的16线-4线编码器。
对求和结果进行输出时，当结果是一位十进制数时，可以直接输出，而求和结果为二位十进制数时，需要将结果分成十位数字和个位数字，分别显示在两个七段数码显示器上，这就需要对输出结果进行处理，设计时用对要输出结果加六，并取后四位作为个位输出，十位输出为1。
下面分介绍电路各个部分的设计方法与功能。
1、译码部分：电路设计如图一，CD4532为8线-3线译码器，输入和输出端均为高电平有效，即可以把0~7的十进制数转化为相应的二进制数输出。
设计时用两片CD4532组成16线-4线译码器，当要是入一个十进制数时，在相应的输入端加高电平即可。
图一2、求和部分：求和部分电路设计如图二，74HC283为四位二进制加法器，输入和输出端均为高电平有效，可以对输入的两个十进制数转化为的二进制数进行求和，其中，C4为进位输出端，当输出结果超过15时，输出高电平。
图二3、结果处理输出部分：结果处理输出部分电路设计如图三，CD4585为四位二进制比较电路，输入和输出端均为高电平有效，用两片CD4585组成8位二进制比较电路，将求和结果与9比较。
当结果小于9时，输出端输出为低电平，即输出为零，利用74HC283，将结果直接输出；当大于9时输出为1，对输出结果加6，并取后四位作为个位输出。
当输出结果为10~15时，用作加六运算的74HC283的C4端输出为1；当结果为16~18时，用作求和的电路C4端输出为1；当结果为0~9时，二者输出均为0；以此可以控制十位输出1还是0。
项目二一位十进制加法计算器的逻辑电路设计与制作资料共100页
31、只有永远躺在泥坑里的人，才不会再掉进坑里。——黑格尔 32、希望的灯一旦熄灭，生活刹那间变成了一片黑暗。——普列姆昌德 33、希望是人生的乳母。——科学到很多东西的诀窍，就是一下子不要学很多。——洛克
项目二一位十进制加法计算器的逻辑 电路设计与制作资料
36、如果我们国家的法律中只有某种 神灵， 而不是 殚精竭 虑将神 灵揉进 宪法， 总体上 来说， 法律就 会更好 。—— 马克·吐 温 37、纲纪废弃之日，便是暴政兴起之 时。— —威·皮 物特
38、若是没有公众舆论的支持，法律 是丝毫 没有力 量的。 ——菲 力普斯 39、一个判例造出另一个判例，它们 迅速累 聚，进 而变成 法律。 ——朱 尼厄斯