数电实验报告 可逆计数器
数电 计数器 实验报告
数电计数器实验报告
《数电计数器实验报告》
实验目的：通过实验，掌握计数器的工作原理及其应用。
实验仪器：数电实验箱、示波器、计数器芯片、电源等。
实验原理：计数器是一种能够记录输入脉冲信号次数的电子设备，它能够实现数字信号的计数功能。
在实验中，我们将使用计数器芯片来实现二进制计数器的功能，通过观察输出信号的变化来了解计数器的工作原理。
实验步骤：
1. 将计数器芯片连接到数电实验箱上，并接入示波器以观察输出信号。
2. 将电源接通，调节示波器参数，观察计数器的输出波形。
3. 输入不同的脉冲信号，观察计数器的计数变化。
4. 通过改变输入信号的频率和幅度，观察计数器的响应情况。
实验结果：通过实验观察，我们发现计数器能够准确地记录输入脉冲信号的次数，并且能够按照二进制的方式进行计数。
当输入信号的频率增加时，计数器的计数速度也相应增加，而当输入信号停止时，计数器的计数也停止。
实验结论：计数器是一种非常重要的数字电路元件，它在数字系统中具有广泛的应用。
通过本次实验，我们深入了解了计数器的工作原理及其特性，为今后的数字电路设计和应用打下了坚实的基础。
总结：本次实验通过实际操作，让我们对计数器有了更深入的了解，同时也增强了我们对数字电路的理解和应用能力。
希望通过今后的实验和学习，我们能够更加熟练地掌握数字电路的相关知识，为今后的工程实践打下坚实的基础。
加减可逆计数器实训报告
一、实训目的本次加减可逆计数器实训旨在通过实际操作，加深对数字电路原理和计数器设计方法的理解，提高动手能力和实践技能。
通过本次实训，使学生掌握加减可逆计数器的设计原理、电路实现方法，并能够熟练运用相关工具进行电路仿真和测试。
二、实训环境1. 实验设备：数字电路实验箱、示波器、万用表、计算机等。
2. 实验软件：Multisim、Proteus等电路仿真软件。
三、实训原理加减可逆计数器是一种能够实现加法、减法、保持和异步清零的计数器。
它由加法计数器、减法计数器、保持电路和异步清零电路组成。
在加法计数器中，计数器的状态每增加1，输出端的状态也相应增加1；在减法计数器中，计数器的状态每减少1，输出端的状态也相应减少1；保持电路使计数器在需要保持状态时保持原有状态；异步清零电路可以在任意时刻使计数器清零。
四、实训过程1. 设计加减可逆计数器电路原理图。
2. 利用Multisim或Proteus等电路仿真软件搭建加减可逆计数器电路。
3. 设置电路参数，进行仿真测试。
4. 分析仿真结果，验证电路功能。
5. 利用数字电路实验箱搭建实物电路。
6. 测试实物电路，验证电路功能。
五、实训结果与分析1. 仿真结果分析通过仿真测试，验证了加减可逆计数器电路的功能。
在加法计数模式下，计数器能够实现从0到9的计数；在减法计数模式下，计数器能够实现从9到0的计数；在保持模式下，计数器能够保持原有状态；在异步清零模式下，计数器能够快速清零。
2. 实物电路测试结果分析利用数字电路实验箱搭建的实物电路，经过测试，验证了电路的功能。
在加法计数模式下，计数器能够实现从0到9的计数；在减法计数模式下，计数器能够实现从9到0的计数；在保持模式下，计数器能够保持原有状态；在异步清零模式下，计数器能够快速清零。
六、实训总结1. 通过本次实训，加深了对数字电路原理和计数器设计方法的理解。
2. 提高了动手能力和实践技能，学会了使用电路仿真软件进行电路设计和测试。
可逆十进制计数电路功能测试实验报告
可逆十进制计数电路功能测试实验报告可逆十进制计数电路功能测试实验报告一、引言可逆十进制计数电路是一种能够实现在十进制数字范围内进行计数的电路。
它具有多种应用，例如在时钟频率分频器、数据传输和存储器等领域中。
本实验旨在测试可逆十进制计数电路的功能，并验证其在不同输入情况下的正确性。
二、实验目的1. 理解可逆十进制计数电路的工作原理；2. 测试可逆十进制计数电路在不同输入情况下的输出结果；3. 验证可逆十进制计数电路的正确性。
三、实验装置与材料1. 实验装置：可逆十进制计数电路模块、示波器、信号发生器；2. 实验材料：连接线、电源线。
四、实验步骤步骤1：将可逆十进制计数电路模块与示波器和信号发生器连接，确保连接正确稳定。
步骤2：设置信号发生器为方波输出，并调整频率为100Hz。
步骤3：观察示波器上的输出信号，并记录每个周期内的数字变化情况。
步骤4：重复步骤2和步骤3，分别设置不同频率的方波输出，例如200Hz、500Hz等。
步骤5：通过改变信号发生器的输出波形，例如三角波、正弦波等，测试可逆十进制计数电路在不同输入情况下的输出结果。
五、实验结果与分析在本实验中，我们观察了可逆十进制计数电路在不同输入情况下的输出结果，并记录了每个周期内的数字变化情况。
以下是实验结果的总结与分析：1. 方波输入：当信号发生器以100Hz的方波频率输出时，可逆十进制计数电路按照从0到9的顺序进行计数。
每个数字在一个周期内持续显示，并在下一个周期开始时自动切换到下一个数字。
这表明可逆十进制计数电路能够正确地进行十进制计数。
2. 不同频率方波输入：我们通过改变信号发生器的方波频率为200Hz和500Hz进行测试。
结果显示，可逆十进制计数电路仍然能够按照从0到9的顺序进行计数，并且数字切换速度加快。
这表明可逆十进制计数电路对于不同频率的输入具有较好的适应性。
3. 其他波形输入：当信号发生器以三角波、正弦波等非方波形式输出时，可逆十进制计数电路仍然能够正确地进行计数。
电子技术实验报告(数电部分)
电气与电子信息工程学院实验报告课程名称：电子技术实验（数电部分）专业名称：班级：学号：姓名：湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度，以及评价学生实验课成绩的重要依据，同时也是实验教学的重要文件，撰写实验报告必须在科学实验的基础上进行。
真实的记载实验过程，有利于不断积累研究资料、总结研究实验结果，可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力，培养学生理论联系实际的学风和实事求是的科学态度。
为加强实验教学中学生实验报告的管理，特指定湖北理工学院电气与电子信息工程学院实验报告规范。
一、每门实验课程中的每一个实验项目均须提交一份实验报告。
二、实验报告内容一般应包含以下几项内容：1、实验项目名称：用最简练的语言反映实验内容，要求与实验课程安排表中一致；2、实验目的和要求：明确实验的内容和具体任务；3、实验内容和原理：简要说明本实验项目所涉及原理、公式及其应用条件；4、操作方法与实验步骤：写出实验操作的总体思路、操作规范和操作主要注意事项，准确无误地记录原始数据；5、实验结果与分析：明确地写出最后结果，并对实验得出的结果进行具体、定量的结果分析，说明其可靠性；6、问题与建议（或实验小结）：提出需要解决问题，提出改进办法与建议，避免抽象地罗列、笼统地讨论。
（或对本次实验项目进行总结阐述。
）三、实验报告总体上要求字迹工整，文字简练，数据齐全，图标规范，计算正确，分析充分、具体、定量。
四、指导教师及时批改实验报告，并将批改后的报告返还学生学习改进。
五、实验室每学期收回学生的实验报告，并按照学校规章保存相应时间。
实验报告实验项目名称：逻辑门电路逻辑功能的测试同组人：实验时间：实验地点：指导教师：一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。
2、掌握常用非门、与非门、或非门、异或门的逻辑功能及其测试方法。
二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4030、CC4000的有关内容。
数电实验报告：计数器及其应用
数电实验报告：计数器及其应用数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0 ~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
数电实验-实验报告-实验十六
实验十六（N-1/2）分频器一、实验目的1、掌握74193同步四位二进制可逆计数器的逻辑功能；2、用74193设计可编程计数器和（N-1/2）分频器。
二、实验原理1.74193逻辑功能：74193是同步四位二进制可逆计数器；其功能如表1。
表1 74193功能表Cpu Cp D Rd LD' D3 D2 D1 D0 Q3n+1Q2n+1Q1n+1Qn+1Co' Bo'×× 1 ×××××0 0 0 0 1 ×××0 0 D3 D2 D1 D0 D3 D2 D1 D0 ××1 0 1 ××××四位二进制加法计数器 11 0 1 ××××四位二进制减法计数器 1其中：（1）进位信号Co’：Co’=（Q3n·Q2n·Q1n·Q0n·Cpu’）’即：计数器状态从“1111”向“0000”转换时，当Cpu的上升沿到来时，Co’输出一个上升沿作进位信号；（2）借位信号Bo’=（Q3n’·Q2n’·Q1n’·Q0n’·Cp D’）’即：计数器状态从“0000”向“1111”转换时，当Cp D的上升沿到来时，Bo’输出一个上升沿作借位信号。
2.用74193组成可编程计数器：图2为74193组成可编程计数器示意图：当Cp D =“1”，从Cpu输入时钟脉冲，用与非门对计数器输出Q3n、Q2n、Q1n、Q0n进行译码，并将译码输出反馈给LD’端。
当D3D2D1D0=“0000”时，计数器即为8421码可编程N进制（N=2~16）加法计数器；当LD’=（Q2n·Q1n）’时，可构成8421码六进制加法计数器。
3.74193组成（N-1/2）分频器：74193组成（N-1/2）分频器电路如图：（1）74193可编程计数器每循环一次，译码器输出一个负脉冲给LD’，同时该负脉冲出发T’触发器，使Q翻转一次。
(精选)西南交大数电实验报告
实验二、三：quartusⅡ原理图设计1.实验原理图2.实验仿真波形实验四：Verilog描述组合逻辑电路1.一位数值比较器1.1源代码module compare(a_gt,a_eq,a_lt,a,b);input a,b;output a_gt,a_eq,a_lt;assign a_gt=a&~b;assign a_eq=a&b|~a&~b;assign a_lt=~a&b;endmodule1.2代码生成原理图2.七段译码器2.1源代码module decode4_7(codeout,indec);input[3:0] indec;output[6:0] codeout;reg[6:0] codeout;always@(indec)begincase(indec)4'd0:codeout=7'b1111110;4'd1:codeout=7'b0110000;4'd2:codeout=7'b1101101;4'd3:codeout=7'b1111001;4'd4:codeout=7'b0110011;4'd5:codeout=7'b1011011;4'd6:codeout=7'b1011111;4'd7:codeout=7'b1110000;4'd8:codeout=7'b1111111;4'd9:codeout=7'b1111011;default: codeout=7'b1001111;endcaseendendmodule2.2代码生成原理图3.总原理图4.实验仿真波形图实验五：集成触发器的应用1.原理图2.实验仿真波形图实验六：移位寄存器实验1.原理图2.实验仿真波形图实验七：十进制可逆计数器1.十进制可逆计数器1.1 十进制可逆计数器源代码module s2014111909(clk,ud,q,co);input clk,ud;output reg [3:0] q;output co;assign co=((q==9)&&ud)||((q==0)&&(!ud));always @(posedge clk)beginif(ud)beginif(q>8) q<=0;else q<=q+1'd1;endelsebeginif(q==0) q<=4'd9;else q<=q-1'd1;endendendmodule1.2 代码生成原理图1.3 实验仿真波形图2.总原理图3.波形图实验八：脉冲宽度调制（PMW）实验1.实验代码module s1909(clk,h,l,out);input clk;input[3:0] h,l;output reg out;reg[6:0]pwmcnt;reg[11:0]fcnt;wire [6:0] z;reg clk1;assign z=h*10+l;always@(posedge clk)beginif(fcnt>=12'd2499)begin clk1<=~clk1; fcnt<=0;endelsebegin fcnt<=fcnt+1;endendalways@(posedge clk1)beginif(pwmcnt<z)begin out=1;endelse if(pwmcnt>=7'd99)begin pwmcnt=0;out=0;endelse begin out=0;endpwmcnt=pwmcnt+1;endendmodule2.波形图（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。
行业分析报告.13可逆计数器设计
一．实验代码module My13(mr,load,en,up,clk,d,qn,c);input mr,load,en,up,clk;input [3:0]d;output reg [3:0]qn;output reg c;always@(posedgeclk or posedgemr)if(mr==1) beginqn<=4'b0000;c<=0;endelse if(load==0) beginqn<=d;c<=0;endelse if(en==0) qn<=qn;else if(up==0)beginqn<=qn+1;if(qn+1==4'b1111) c<=1'b1;else c<=1'b0;endelsebeginqn<=qn-1;if(qn-1==4'b0000) c<=1'b1;else c<=1'b0;endendmodule二．仿真波形三．电路图四．管脚配置NET "mr" LOC="T9";NET "en" LOC="T5";NET "clk" LOC="T10";NET "load" LOC="V8";NET "qn[0]" LOC="T11";NET "qn[1]" LOC="R11";NET "qn[2]" LOC="N11";NET "qn[3]" LOC="M11";NET "d[0]" LOC="U8";NET "d[1]" LOC="N8";NET "d[2]" LOC="M8";NET "d[3]" LOC="V9";NET "c" LOC="V15";五．思考与探究问题主要出现在怎样让计数器输出值为0000时，co=1；后来通过查阅书籍发现阻塞赋值语句在同一个always语句中是并行执行的，于是需要在if函数中的判断语句这样写：qn+1==4'b1111。
实验二 同步模4可逆计数器
实验二同步模4可逆计数器
实验目的：1.掌握同步时序逻辑电路的设计方法。
2.加深对同步和时序两个概念的理解。
实验条件：
1.操作系统为WINDOWS 2000的计算机一台
2.Multisim 2001电子线路仿真软件一套
实验组件：双D触发器 74LS74 1片，三输入三与非门74LS10 1片，二输入二与非门74LS00 1片，二输入四异或门74LS86 1片
实验内容：
利用D触发器设计一个可逆模4计数器。
附：（选做）
利用JK触发器设计一个可逆模4计数器。
实验要求：
1.看懂光盘中的实验过程,并在Multisim 2001中使用逻辑分析仪验证结果.
2.使用方波发生器5V 1KHZ（器件库—电源—CLOCK SOURCE）提供脉冲，灯泡（器件库—指示器件—LAMP）,开关（器件库—BASIC—SWITCH—SPDT）。
3.根据实验内容，列出真值表、逻辑函数式，并在下周三上交实验报告。
附：74LS10引脚图
74LS74的逻辑符号。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
可逆计数器实验报告
西南民族大学
学生实验报告
20 17 ------2018学年第 2 学期
课程名称：可编程逻辑器件及应用实验
任课教师：
学院：电气信息工程学院专业：年级：班级：学号：姓名：同组人：
if(Q==0) Q<=4’hf)
else Q<=Q-1;
end
endcase
end
endmodule
4）编辑输入波形数据，选择File—New命令，在New窗口中选择Vector Waveform file选项，单击OK，即出现空白波形编辑器。
5）设置仿真器参数，选择Assignment—Settings命令，在Settings窗口下选择Category—Simulation Settings。
在右侧的Simulation mode下拉列表框中选择Timing，即选择时序仿真，并选择仿真激励文件名fdiv0.vwf。
选择Simulation period 栏，确认选中了“Run simulation until all vector stimuli are used ”
6）启动仿真器，选择Processing—starsimulation，启动仿真，直到出现Simulation was successful，仿真结束。
7）在Simulation report中观察仿真结果。
如图：
4、分析讨论；。
8位可逆循环计数器
一、概述随着科技的日益进步,计数器得到了越来越广泛的应用，发展的也越快。
在数字系统中使用的最多时序逻辑电路要算是计数器了。
计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
本次实验的思路主要是设计一个8位可逆循环计数器，该计数器加计数到最大值（11111111）时输出一个周期的高电平信号（表示计数器达到最大值）并自动变为减计数，减计数到最小值（00000000）是输出一个周期的高电平信号（表示计数器达到最小值）并自动变为加计数。
如此循环往复。
要求设计层次化。
实验中用到的器件主要包括74LS191D、7段显示器、555组成的多谐振荡电路和多个门电路。
二、方案论证为了实现本实验的主要内容，首先要利用555定时器制成一个多谐振荡电路作为时间脉冲为同步十六进制加/减计数器74LS191D提供时间信号，并且要将多谐振荡电路的频率设为HZ，即周期为秒。
因为要实现计数器加到最大值（11111111）（或最小值（00000000））时输出一个周期的高电平信号，故需要加入多个门电路和灯泡，同时要求加数器数器自动变为减数器（或减数器自动变为加数器）故利用T触发器实现该功能，并能够实现循环往复的功能。
其原理框图如图1所示。
图1 电路的原理框图脉冲信号直流稳压电源滤波、整波555时钟信号脉冲电路74LS191D十六进制计数器74LS191D十六进制计数器数码管显示输出一个周期的高电平信号计数器自动的由加数器转换为减数器或相反三、电路设计1.直流稳压电源电路直流稳压电源包括电源电容电阻；其组成电路如图2所示。
图2 直流稳压电源电路2. 时钟信号脉冲电路555定时器是一种多用途的数字—模拟混合电路，利用它能极方便的构成多谐振荡器，且成本低，只需外接几个电阻、电容，就可以实现多谐振荡来产生时钟信号用来计时。
电容C2通过R3和R4开始充电，充到1/3Vcc时，输出上升为高电平，电容继续充电，直到2/3Vcc时，输出又降为低电平，电容向R3放电，放到1/3Vcc时，又开始充电，一直循环，就形成了脉冲。
VHDL实验报告
VHDL实验报告5090309160 庄炜旭实验三. 4位可逆计数器，4位可逆二进制代码－格雷码转换器设计一．实验目的学习时序电路的设计,仿真和硬件测试,进一步熟悉VHDL设计技术1. 学习４位可逆计数器的设计2. 学习４位可逆二进制代码－格雷码转换器设计二．实验内容设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。
[具体要求]1.4位可逆计数器a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁，人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。
（可利用实验一）b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减法计数器，同时使用LEDR17显示SW17的值。
c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时，置“0000”，当为减法计数器时，置“1111”。
d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高位，LEDR0为低位。
2.4位可逆二进制代码――格雷码转换器a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换，置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。
b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0为低位。
c)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高位，LEDR0为低位。
三．管脚设定SW[0]PIN_N25SW[1]PIN_N26SW[2]PIN_P25SW[3] PIN_AE14SW[17] PIN_V2LEDR[0] PIN_AE23LEDR[1] PIN_AF23LEDR[2] PIN_AB21LEDR[3] PIN_AC22LEDR[17] PIN_AD12KEY[3] PIN_W26CLOCK_50 PIN_N2四．相关知识二进制代码与格雷码相互转换格雷码（Gray Code，简称G码）是典型的循环码，它是由二进制码（Binary，简称 B 码）导出的。
设计一个四位可逆二进制计数器的实验报告
实验七设计一个四位可逆二进制计数器一、实验目的掌握中规模集成计数器的使用方法及功能测试方法。
二、实验内容及要求用D触发器设计一个异步四位二进制可逆计数器。
三、设计过程（1）根据题意列出加计数状态表和驱动表，如下表所示。
（2）用卡诺图化简，如下图所示。
求得各位触器的驱动信号的表达式33Q D =22Q D =11Q D =0Q D =（2）用卡诺图化简，如下图所示。
求得各位触器的时钟方程的表达式23Q CP =12Q CP =01Q CP =CP CP =0（3）根据题意列出减计数状态表和驱动表，如下表所示。
（2）用卡诺图化简，如下图所示。
求得各位触器的驱动信号的表达式33Q D22Q D =11Q D =0Q D =（2）用卡诺图化简，如下图所示。
求得各位触器的时钟方程的表达式23Q CP =12Q CP =01Q CP =CP CP =0由上分析可知：加减计数只在于时钟CP 的不同，若要使一个电路能够可逆计数，增设一控制开关，就可实现。
设K ＝1时为加计数，设K ＝0时为减计数，加法：CP n ＝ 1-n Q K 减法：CP n ＝ 1-n Q K则有：CP n ＝1-⊕n Q K(或如 K=0时为加法： CP n ＝1-∙n Q KK=1时为 减法： CP n ＝1-n KQ ＝1-n Q K 则有：CP n =1-⊕n Q K）四、可逆计数器逻辑图如下：四、实验用仪器、仪表数字电路实验箱、万用表、74LS74、CC4030 五、实验步骤 六、实验数据。
计数电路设计实验报告(3篇)
第1篇一、实验目的1. 理解计数电路的基本原理和设计方法。
2. 掌握常用计数器集成电路的应用。
3. 提高电路设计和调试能力。
二、实验原理计数电路是一种能够对输入脉冲信号进行计数的电路。
根据计数方式的不同，可分为同步计数和异步计数。
同步计数器中，所有计数器同时开始计数；异步计数器中，计数器逐级开始计数。
本实验采用同步计数电路，使用74LS160四进制同步计数器芯片进行设计。
74LS160具有以下特点：1. 内部结构：4位同步计数器，具有异步清零和同步置数功能。
2. 输出：Q0、Q1、Q2、Q3，分别表示计数器的当前状态。
3. 输入：CP（计数脉冲）、CLR（异步清零）、LD（同步置数）。
三、实验器材1. 74LS160四进制同步计数器芯片1片2. 电阻、电容、导线等实验器材3. 万用表、示波器等测试仪器四、实验步骤1. 熟悉74LS160芯片引脚功能，绘制电路原理图。
2. 根据原理图，搭建实验电路。
3. 使用万用表检测电路各点电压，确保电路正常工作。
4. 使用示波器观察CP、CLR、LD、Q0、Q1、Q2、Q3等信号波形，分析计数器工作状态。
5. 通过调整输入信号，观察计数器计数过程，验证计数器功能。
五、实验结果与分析1. 电路搭建完成后，使用万用表检测电路各点电压，发现电压符合74LS160芯片正常工作电压范围。
2. 使用示波器观察CP、CLR、LD、Q0、Q1、Q2、Q3等信号波形，发现CP信号为方波，频率为1kHz；CLR信号为高电平，用于异步清零；LD信号为低电平，用于同步置数；Q0、Q1、Q2、Q3信号为方波，频率为CP信号频率的1/4。
3. 通过调整输入信号，观察计数器计数过程，发现计数器能够按照预期进行计数，验证了计数器功能。
六、实验总结1. 通过本次实验，掌握了计数电路的基本原理和设计方法。
2. 熟悉了74LS160四进制同步计数器芯片的应用。
3. 提高了电路设计和调试能力。
七、注意事项1. 在搭建电路时，注意芯片的引脚排列顺序，避免错误连接。
数电实验报告 可逆计数器
实验报告实验九可逆计数器的功能测试及应用电路2.9.1 实验目的1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。
2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。
2.9.2 实验仪器与器件实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。
74LS190、74LS192、74LS247或74HC48、74LS00和74LS04.2.9.3 实验原理1. 4位十进制同步加减法计数器对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。
2. 4位二进制同步加减法计数器对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。
2.9.4 实验内容1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。
分别画出各单元的电路图，写出各自的状态转换图。
加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—00002.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。
数电实验报告可逆计数器设计
2017.12.21
实验地点
一教225
实验设备号
X
一、实验程序源代码
module jishu(
input [0:3] d,
input load,
input mr,
input t reg [0:3] q,
output co
);
always@(posedge clk,negedge mr)
.clk(clk),
.updn(updn),
.q(q),
.co(co)
);
initial begin
clk=1;
forever #10 clk=~clk;
end
initial begin
// Initialize Inputs
updn=1;
mr=1;
d = 1000;
load = 0;//置数
#30;
begin
if(!mr)
q<=0;
else if(!load)
q<=d;
else if(updn)
q<=q+1'b1;
else
q<=q-1'b1;
end
assign co=(updn==1)?(q==1111?1:0):(q=0000?1:0);
endmodule
module test;
// Inputs
reg [0:3] d;
reg load;
reg mr;
reg clk;
reg updn;
// Outputs
wire [0:3] q;
wire co;
// Instantiate the Unit Under Test (UUT)
同步可逆计数器和序列检测器
课程实验报告课程名称：数字电路与逻辑设计专业班级：计实1001班学号：U201014488姓名：王宸敏指导教师：周次：第十周同组人员：熊凯报告日期：2012年5月18日计算机科学与技术学院【内容A】一、实验名称利用所给组件，设计一个同步模4可逆计数器，其框图如图5.9所示。
图中，X为控制变量，当X=0是进行加一计数，X=1时进行减一计数；Y2、Y1为计数状态；Z为进位或借位输出信号。
二、实验目的掌握同步时序电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。
三、实验所用仪器和组件1.双D触发器组件2片，型号为74LS742.负沿双JK触发器2片，型号为74LS733.二输入四“与非”门2片，型号为74LS004.二输入四“或非”门1片，型号为74LS025.三输入三“与非”门1片，型号为74LS106.二输入四“异或”门1片，型号为74LS867.六反相器组件2片，型号为74LS04四、实验设计方案及逻辑图1.首先画出状态图如下：3.由真值表得到D1、D2及Z 的卡诺图如下： D2：121212122y y x y xy y y x y y x D +++=21y y x ⊕⊕= D1：11y D =Z ：1212y y x y y x Z +=1212y y x y y x ⋅=4.由D1、D2及Z 的表达式可以设计出电路图如下，采用D 触发器：五、描述实验现象，并运用所学的知识进行分析、处理及讨论1.当输入x=0时，电路实现的是模4加法，即每来一个脉冲计数状态加一，同时逢4进位，即输出z=1。
因为电路图是按照状态图、真值表、状态表、表达式得到的，因此实现的正好是满足功能的电路。
2.当输入x=1时，电路实现的是模4减法，即每来一个脉冲计数状态减一，同时逢4借位，即输出z=1。
因为电路图是按照状态图、真值表、状态表、表达式得到的，因此实现的正好是满足功能的电路。
设计一个异步四位二进制计数器实验报告捞金版
/广西大学实验报告纸姓名：曾宪金0802100513 电气工程学院电气自动化类专业085 班2009年12月18日实验内容________________________________ 指_ 导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。
【设计任务】用D 触发器（74LS74 ）设计一个异步四位二进制可逆计数器。
要求使用的集成电路芯片种类不超过3 种。
（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。
【设计过程】用四个D 触发器串接起来可以构成四位二进制加法计数器（每个D 触发器连接为T'触发器）。
计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16 为一个计数值环。
其累计的脉冲数等于2n（n 为计数的位数）。
减法计数器的计数原理与加法计数器的计数原理相反。
1. 根据题意列出状态表，如表1。
令A=0 时，计数器为加法计数器；A=1 时，计数器为减法计数器12. 根据状态表画卡诺图确定各触发器的时钟信号方程：由卡诺图化简可得各触发器的时钟信号方程为：CP3 AQ2n AQ2n A Q2nCP2 AQ1n AQ1n A Q1nCP1 AQ0n AQ0n A Q0nCP0 为输入脉冲信号。
各触发器的输出信号为：各触发器的激励方程为：CP3 Q2n A0101110CP1 Q0n01A001110Q2n 1D2 Q2nQ3、Q2、Q1、Q0Q1n 1D1 Q1n各触发器的状态方程为：Q 3n 1D 3CP 3 Q 3nCP 3 Q 3nCP 3 Q 3nCP 3Q 2n 1D 2CP 2 Q 2nCP 2 Q 2nCP 2 Q 2nCP 2Q 1n 1D 1CP 1 Q 1nCP 1 Q 1nCP 1 Q 1nCP 1Q 0n 1D 0CP 0 Q 0nCP 0 Q 0nCP 0 Q 0nCP 0作状态转换图：Q 3Q 2Q 1Q0000 01 0001 01 0010 10 001111 1110作逻辑电路图：Q3Q Q10 111111 01 1 01010 10 1001 0 10000 0101010111101 1 0 011 011100 0 10110 1 0111运用EWB5.0仿真平台仿真电路：该电路已在EWB5.0平台仿真通过。
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实验报告
实验九可逆计数器的功能测试及应用电路
2.9.1 实验目的
1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。
2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。
2.9.2 实验仪器与器件
实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。
74LS190、74LS192、74LS247或74HC48、74LS00和74LS04.
2.9.3 实验原理
1. 4位十进制同步加减法计数器
对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。
2. 4位二进制同步加减法计数器
对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。
2.9.4 实验内容
1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。
分别画出各单元的电路图，写出各自的状态转换图。
加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000
减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000
加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000
减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000
2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。
画出电路图。
进行加法计数：
进行减法计数：
3.用74LS192或74LS193设计一个可预置60s的倒计时电路。