(蔡老师提供)第3章 多层次的存储器习题参考答案
第3章习题答案
第3章习题答案习题31. Cache－主存存储系统和主存－辅存存储系统有何不同？2. SRAM和DRAM的主要差别是什么？3. 假设某存储器具有32位地址线和32位数据线，请问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由1M×8位SRAM芯片组成，需要多少片？4. 某32位计算机系统采用半导体存储器，其地址码是32位，若使用4M×8位的DRAM芯片组成64MB主存，并采用内存条的形式，问：（1）若每个内存条为4M×32位，共需要多少内存条？（2）每个内存条内共有多少片DRAM芯片？（3）主存需要多少DRAM芯片？5. 一个512K×16的存储器，由64K×1的2164 DRAM芯片构成（芯片内是4个128×128结构），问：（1）共需要多少个DRAM芯片？（2）若采用分散式刷新方式，单元刷新间隔不超过2ms，则刷新信号的周期是多少？（3）若采用集中式刷新方式，读写周期为0.1μs，存储器刷新一遍最少用多少时间？6. 某主存系统中，其地址空间0000H～1FFFH为ROM区域，ROM芯片为8K×8位，从地址6000H开始，用8K×4位的SRAM芯片组成一个16K×8位的RAM区域，假设RAM芯片有和信号控制端。
CPU地址总线为A15～A0，数据总线为D7～D0，读/写控制信，访存允许信号为，要求：号为R/（1）写出地址译码方案；（2）画出主存与CPU的连接图。
7. 设主存储器容量为64M字，字长为64位，模块数m=8，分别用顺序方式和交叉方式进行组织。
主存储器的存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。
若按地址顺序连续读取16个字，问顺序存储器和交叉存储器的带宽各是多少？8. 设某计算机访问一次主存储器的时间如下：传送地址需1个时钟周期，读/写需4个时钟周期，数据传送1个时钟周期，采用下述主存结构按地址顺序连续读取16个字的数据块，各需多少时钟周期？（1）单字宽主存，一次只能读/写1个字。
微型计算机原理作业第三章 习题与思考题
第三章习题与思考题典型例题解析例3-1高速缓冲存储器(Cache)的存取速度（）。
A．比内存慢，比外存快B．比内存慢，比内部寄存器快C. 比内存快，比内部寄存器慢D. 比内存快，比内部寄存器快例3-2 在存储器连线时，选片控制采用（）方式时，不仅存在（）问题，而且所分配的地址也是不同的。
A．全译码B．线选法C．地址重迭D．地址浮动例3-3 某计算机的主存为3KB，则内存地址寄存器需（）位就足够了。
A．10 B．11 C．12 D．13例3-4 在微机中，CPU访问各类存储器的频率由高到低的次序为（）。
A．高速缓存、内存、磁盘B．内存、磁盘、高速缓存C．磁盘、内存、高速缓存D．磁盘、高速缓存、内存答案：A分析：内存存放当前运行的程序和数据，访问频率高于磁盘，C和D不合题意；在采用Cache和内存的存储体系结构中，CPU总是先访问Cache，只有未命中时才访问内存，B也不对。
所以选A。
例3-5 常用的虚拟存储器寻址系统由（）两级存储器组成。
A．主存一外存B．Cache一主存C．Cache—外存D．Cache——Cache答案：A分析：虚拟存储器由存储器管理机制以及一个大容量的外存支持。
它是在存储体系层次结构基础上，通过存储器管理部件MMU，在外存和主存之间进行虚拟地址和实地址间的变换的。
例3-6 下面的说法中，正确的是（）。
A．EPROM是不能改写的B．EPROM是可改写的，所以也是一种读写存储器C．EPROM只能改写一次D．EPROM是可改写的，但它不能作为读写存储器答案：D分析：EPROM是紫外线可擦写可编程ROM，可反复多次改写，所以A和C不正确；EPROM的编程需外加编程电压，不能在线随机改写，因而EPROM不是随机读写存储器，所以B也不正确。
例3-7 一个具有24根地址线的微机系统，装有16KBROM、480KB RAM和100MB的硬盘，说明其内存容量为（）。
A．496KB B．16MB C．100．496MB D. 480KB答案：A分析：内存由ROM和RAM组成，答案C含硬盘容量不合题意；存储器总容量与实际装机容量是不同概念，此题答案B、D也不合题意。
计算机组成原理第三章多层次的存储器ppt文档
磁盘地址由记录面号、磁道号、扇区号
三部分组成。为进行读写操作，要求 定出磁道的起始位置，称为“索引”， 索引标志在传感器检索下可产生脉冲 信号，再通过磁盘控制器处理，便可 定出磁道起始位置。磁盘读写操作以 扇区为单位一位一位串行进行，每个 扇区记录一个数据块。
3
磁表面存储器的读写原理
➢ 写操作：当写线圈中通过一定 方向的脉冲电流时，铁芯内就 产生一定方向的磁通。
➢ 读操作：当磁头经过载磁体的 磁化元时，由于磁头铁芯是良 好的导磁材料，磁化元的磁力 线很容易通过磁头而形成闭合 磁通回路。不同极性的磁化元 在铁芯里的方向是不同的。
4
磁盘结构
盘片的上下两面都能记录信息，通常把
/秒做度量单位。存取周期500ns,每个存取周期可访问16位，带宽是 16/(500*10-9)=32*106位/秒
11
3.2 SRAM存储器
3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 读/写周期波形图
12
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根据信 息存储的机理不同可以分为两类：
存取时间又称存储器访问时间：指一次读操作命令发出到该操作完成 ，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读 操作时间，故称为存储器存取时间。
存储周期：指连续启动两次读操作所需间隔的最小时间。通常，存储 周期略大于存取时间，其时间单位为ns。
存取周期=存取时间+恢复时间 存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节
计算机组成原理三章图文稿
计算机组成原理三章集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条 (2) 每个内存条内共有多少DRAM 芯片(3) 主存共需多少DRAM 芯片 CPU 如何选择各内存条 解：(1) 共需条4641664226=⨯⨯M 内存条(2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0D 7、D 8D 15、D 16D 23和D 24D 31，其余同名引脚互连)，需要低14位地址(A 0A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理三章
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯ (2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片 (3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
第3章课后习题答案
习题33-1选择题1－5 A C B B A 6－10 C D B A C 11－15 B D C C B 16－18 A B B C D 21-22 D A3-2填空题：1. CPU的时钟频率2．算术逻辑部件、控制逻辑部件、寄存器组和内部总线3．微处理器、内存储器、总线、输入/输出接口4．静态随机存储器和动态随机存储器5. 数据总线、地址总线、控制总线6. 只读光盘、一次写入光盘和可擦写光盘7. IDE接口和SATA接口8. 阴极射线管、发光二极管、液晶9. Universal Serial Bus3-3思考题1. 主机箱前面板上有光驱、前置输入接口（USB和音频）、电源开关和Reset（重启）开关等。
主机箱的后部有电源以及显示器、鼠标、键盘、USB、音频输入输出和打印机等设备的各种接口，用来连接各种外部设备。
2. CPU插槽、内存插槽、总线扩展槽、BIOS芯片、主板芯片组、CMOS芯片、硬盘接口、并行接口、串行接口、PS/2接口、USB接口等3. 微处理器主要性能指标①字长②外频③主频④倍频系数⑤缓存⑥多核心处理器⑦生产工艺⑧超线程技术4. 按照存储器在计算机中的作用，可分为内存储器和外存储器。
内存用于存放计算机当前正在执行的程序和相关数据，CPU可以直接对它进行访问。
内存储器按其工作方式的不同，又分为随机存取存储器（RAM）、只读存储器（ROM）和高速缓冲存储器。
RAM是指在CPU运行期间既可读出信息也可写入信息的存储器，但断电后，写入的信息会丢失。
ROM是只能读出信息而不能由用户写入信息的存储器，断电后，其中的信息也不会丢失。
Cache是用来存放当前内存中频繁使用的程序块和数据块。
外存储器，又叫辅助存储器，简称外存。
用于存放暂时不用的程序和数据，不能直接和CPU进行数据交换。
当CPU 需要执行外存中的某些程序和数据时，外存中存储的程序和数据必须先送入内存，才能被计算机执行。
常见的外存储器有软盘、硬盘、光盘和优盘等。
计算机组成原理第五版 白中英(详细)第3章习题参考答案
1、设有一个具有20位地址和32位字长的存储器，问
(1)该存储器能存储多少字节的信息？
(2)如果存储器由512K×8位SRAM芯片组成，需要多少片？
(3)需要多少位地址作芯片选择？
解：
(1)该存储器能存储：
(2)需要
(3)用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址进行芯片选择。
(1)画出地址译码方案。
(2)将ROM与RAM同CPU连接。
解：
(1)由于RAM芯片的容量是8K×8，要构成40K×16的RAM区域，共需要
，分为5组，每组2片；8K=213，故低位地址为13位：A12~A0
每组的2片位并联，进行字长的位扩展
有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号
(1)循环程序由6条指令组成，重复执行80次。
(2)循环程序由8条指令组成，重复执行60次。
解：设取指周期为T，总线传送周期为τ，每条指令的执行时间相等，并设为t0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为：
(1)t = (T+5τ+6t0)*80 = 80T+400τ+480 t0
(2)每个内存条内共有 个芯片
(3)主存共需多少 个RAM芯片，共有4个内存条，故CPU选择内存条用最高两位地址A24和A25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K×8位的DRAM芯片构成64K×32位存储器，要求：
《计算机组成原理教学资料》参考答案(第三章).doc
参考答案(笫三章)1、(1) 220X(32/8) = 4 MB(2)位扩展:32 b/8 b = 4(片) 字扩展：220/512k = 2 (模块) 故需要4x2二8片(3)两个模块需2个片选信号，故需1位地址经地址译码后进行两个模块的片选。
2、(1)每个模块板的容量为1024k,每个字为64位而存储器的容量为226X 64位，故需226/ 1024k = 64个模块板。
(2)每个模块中采用字位扩展方式，需(1024k / 256k) x(64b/16b)=16 片256k x 16b 的DRAM。
(3)主存共需16x64= 1024 片256k x 16b 的DRAM。
CPU发出的26位地址中，高6位进行地址译码后进行64 个模块板的片选，低20位地址作为模块内的字地址选择其中的某个字。
(2)、根据已知条件，CPU 在lus 内至少访存一次，而整个存储器的 平均读/写周期为0.5us,如果采用集中刷新，有64us 的死时间，肯定 不行；如果采用分散刷新，则每lus 只能访存一次，也不行；所以采 用异步式刷新方式。
假设16K*1位的DRAM 芯片用128*128矩阵存储元构成，刷新 时只对128行进行异步方式刷新，则刷新间隔为2ms/128=15.6us,可 取刷新信号周期15uso刷新一遍所用时间=15us *128 = 1.92ms4、(1) (1024 k/128 k)x(32/8) = 32 片A14地址怎译码cs16Kx8bCPUDo~D3i(3)如果选择一个行地址进行刷新，刷新地址为A 。
〜A 8,因此这一 行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期。
刷新方式可釆用：在8ms 中进行512次刷新操作的集中式刷新方式, 或按8ms/512=15.5us 刷新一次的异步刷新方式。
6、(1) 每次从ROM 中读出的数据为16位，因此数据寄存器为16位 (2) CPU 发出的地址位数为17位(128K=217), 17地址中高2位经 过地址译码进行4个存储模块的片选，低15位打入ROM 的地址驱 动电路，CPUcscsAn 地址CS 16Kx8b 模块8128Kx8b 模块116Kx8b 模块7故地址寄存器需17位。
计算机组成原理第三章第四章答案
计算机组成原理第三章第四章答案第3章习题解答3-1 解释下列名词：存储元，存储单元，存储体，存储容量，存取周期。
答：基本存储元是用来存储一位二进制信息0或1。
存储单元需要n 个存储元才能组成一个存储单元。
存储体是存储单元的集合。
存储容量就是存储器可以容纳的二进制信息的数量，常以字节（Byte ）为单位。
存储周期时间是指存储器完成一次的存取操作所需的时间，即存储器进行两次连续、独立的操作（或读写）之间所需的时间，用TM 表示。
3-3 存储器的功能是什么？答：存储器是计算机中信息的存放地，是CPU 与外界进行数据交流的窗口，是计算机中的核心组成部分。
3-6 为什么动态RAM 需要刷新？常用的刷新方式有哪几种？答：动态RAM 存在电容，电容放电需要刷新，常用的刷新有集中式刷新，分散式刷新，异步刷新三种3-8 八体交叉主存系统，每体并行读出两个字，每字长两字节，主存周期为T ，求存储器最大频宽。
答：频宽为单位时间读出的二进制位数 W=Q/TQ 为读出信息的总量Q=2×2×8B=32BW=32B/T3-9 设主存容量为4MB ，如果分别采用字为32位或16位编址，则需要地址码至少多少位？如果系统允许字节编址，则需要地址码至少多少位？答：4MB=4×220B=222B32位编址 222B /22B=220 需要地址码为20位16位编址 222B /2B=221 需要地址码为21位允许字节编址需要地址码为22位3-11 设有一个具有14位地址和8位字长的存储器，问：（1）该存储器能存储多少字节的信息？（2）如果存储器由4K ×4位RAM 芯片组成，需要多少片？（3）需要多少位地址作芯片选择？答：(1) 14位 214B=24KB =16KB (2) 82448416=?=?K K 片 (3) 14位->12位高2位地址作芯片选择。
3-12 有一个4K ×16位的存储器，由1K ×4位的DRAM 芯片构成（芯片内部结构是64×64），问：（1）总共需要多少DRAM 芯片？（2）设计此存储体组成框图。
计算机组成原理三章
计算机组成原理三章集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K?8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条 (2) 每个内存条内共有多少DRAM 芯片(3) 主存共需多少DRAM 芯片 CPU 如何选择各内存条 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0?D 7、D 8?D 15、D 16?D 23和D 24?D 31，其余同名引脚互连)，需要低14位地址(A 0?A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0?A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理第三章课后题参考答案.doc
第三章课后习题参考答案1．有一个具有 20 位地址和 32 位字长的存储器，问：（1）该存储器能存储多少个字节的信息（2）如果存储器由 512K×8位 SRAM芯片组成，需要多少芯片（3）需要多少位地址作芯片选择解：（ 1）∵ 2 20= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（ 1024K/512K）×（ 32/8 ）= 8 （片）（3）需要 1 位地址作为芯片选择。
3．用 16K×8位的 DRAM芯片组成 64K×32 位存储器，要求：(1)画出该存储器的组成逻辑框图。
(2)设 DRAM芯片存储体结构为 128 行，每行为 128×8 个存储元。
如单元刷新间隔不超过 2ms，存储器读 / 写周期为μS, CPU 在 1μS内至少要访问一次。
试问采用哪种刷新方式比较合理两次刷新的最大时间间隔是多少对全部存储单元刷新一遍所需的实际刷新时间是多少解：（ 1）组成 64K×32 位存储器需存储芯片数为N=（64K/16K）×（ 32 位/8 位） =16（片）每 4 片组成 16K×32 位的存储区，有 A13-A0作为片内地址，用 A15 A14经 2：4 译码器产生片选信号，逻辑框图如下所示：（ 2）根据已知条件， CPU 在期为，如果采用集中刷新，有1us 内至少访存一次，而整个存储器的平均读64us 的死时间，肯定不行；/ 写周所以采用分散式刷新方式：设 16K×8位存储芯片的阵列结构为 128 行× 128 列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：t=2ms/128=(?s) 取存储周期的整数倍 ?s 的整数倍 )则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为 t MAXt MAX＝× 2－＝ ( μ S)对全部存储单元刷新一遍所需时间为t Rt R＝× 128=64 ( μS)4．有一个 1024K× 32 位的存储器，由128K× 8 位 DRAM芯片构成。
第3章计算机硬件系统习题与答案(可编辑修改word版)
第三章习题（1）复习题1.计算机由哪几部分组成，其中哪些部分组成了中央处理器？答：计算机硬件系统主要由运算器、控制器、存储器、输入设备、输出设备等五部分组成其中，运算器和控制器组成中央处理器（CPU）。
（P69）2.试简述计算机多级存储系统的组成及其优点？答：多级存储系统主要包括：高速缓存、主存储器和辅助存储器。
把存储器分为几个层次主要基于下述原因：（1）合理解决速度与成本的矛盾，以得到较高的性能价格比。
（2）使用磁盘、磁带等作为外存，不仅价格便宜，可以把存储容量做得很大，而且在断电时它所存放的信息也不丢失，可以长久保存，且复制、携带都很方便。
(P74-P75) 3.简述Cache 的工作原理，说明其作用。
答：Cache 的工作原理是基于程序访问的局部性的。
即主存中存储的程序和数据并不是CPU 每时每刻都在访问的，在一段时间内，CPU 只访问其一个局部。
这样只要CPU 当前访问部分的速度能够与CPU 匹配即可，并不需要整个主存的速度都很高。
Cache 与虚拟存储器的基本原理相同，都是把信息分成基本的块并通过一定的替换策略，以块为单位，由低一级存储器调入高一级存储器，供CPU 使用。
但是，虚拟存储器的替换策略主要由软件实现，而Cache 的控制与管理全部由硬件实现。
因此Cache 效率高并且其存在和操作对程序员和系统程序员透明，而虚拟存储器中，页面管理虽然对用户透明，但对程序员不透明；段管理对用户可透明也可不透明。
Cache 的主要作用是解决了存储器速度与CPU 速度不匹配的问题，提高了整个计算机系统的性能。
(P77) 4.描述摩尔定律的内容，并说明其对于计算机的发展具有怎样的指导意义？答：摩尔定律（Moore law）源于1965 年戈登·摩尔（GordonMoore，时任英特尔(Intel)公司名誉董事长）的一份关于计算机存储器发展趋势的报告。
根据他对当时掌握的数据资料的整理和分析研究，发现了一个重要的趋势：每一代新芯片大体上包含其前一代产品两倍的容量，新一代芯片的产生是在前一代产生后的18-24 个月内。
计算机组成原理习题第三章
计算机组成原理习题第三章第三章⼀．填空题1.在多级存储体系中，cache的主要功能是，虚拟存储器的主要功能是。
2.SRAM靠存储信息，DRAM靠存储信息。
存储器需要定时刷新。
3.动态半导体存储器的刷新⼀般有、和。
4.⼀个512KB的存储器，其地址线和数据线的总和是。
5.若RAM芯⽚⾥有1024个单元，⽤单译码⽅式，地址译码器有条输出线；⽤双译码⽅式，地址译码器有条输出线。
6.⾼速缓冲存储器中保存的信息是主存信息的。
7.主存、快速缓冲存储器、通⽤寄存器、磁盘、磁带都可⽤来存储信息，按存取时间由快⾄慢排列，其顺序是。
8. 、和组成三级存储系统，分级的⽬的是。
9.动态半导体存储器的刷新⼀般有和两种⽅式，之所以刷新是因为。
10.⽤1K×1位的存储芯⽚组成容量为64K×8位的存储器，共需⽚，若将这些芯⽚分装在⼏块板上，设每块板的容量为4K×8位，则该存储器所需的地址码总位数是，其中位⽤于选板，位⽤于选⽚，位⽤于存储芯⽚的⽚内地址。
11.最基本的数字磁记录⽅式、、、、、和六种。
12.缓存是设在和之间的⼀种存储器，其速度匹配，其容量与有关。
13.Cache是⼀种存储器，⽤来解决CPU与主存之间不匹配的问题。
现代的Cache可分为和两级，并将和分开设置。
14.计算机系统中常⽤到的存储器有：（1）SRAM，（2）DRAM，（3）Flash，（4）EPROM，（5）硬盘存储器，(6)软盘存储器。
其中⾮易失的存储器有：具有在线能⼒的有；可以单字节修改的有：可以快速读出的存储器包括。
15.反映存储器性能的三个指标是、、和，为了解决这三⽅⾯的⽭盾，计算机采⽤体系结构。
16.存储器的带宽是指，如果存储周期为T M，存储字长为n位则存储器带宽位，常⽤的单位是或。
为了加⼤存储器的带宽可采⽤、和。
17.⼀个四路组相联的Cache共有64块，主存共有8192块，每块32个字。
则主存地址中的主存字块标记为位，组地址为位，字块内地址为位。
微机原理第三章习题及答案
第 三 章 存 储 器习题答案一、填空题1、某存储器模块的容量为64K 字节，若采用2164（64K ×1位）组成，则需要2164 8 片，若改用2764（8K ×8位），则需 8 片。
解答：容量单个存储器芯片的存储存储器系统的存储容量=片个数构成存储器系统所需芯所以：64*82164=864*1K bitK bit=所需芯片个数片64*82764=88*8K bitK bit=所需芯片个数片2、1K ⅹ8位的RAM 芯片有 10 条地址线， 8 条数据线，若用其组成16K ⅹ8位存储器需要 16 片。
解答：存储单元的个数（字长）通常与地址线的位数相关，每个存储单元存储的二进制位数（位数）与数据线的位数相关。
存储容量为1K*8bit （8K*8位），表示每片RAM 有1K 个存储单元（K 1210=），每个存储单元存储8位二进制数，也可以写为1KB （B 表示8位二进制数，即1个字节Byte ），因此该RAM 芯片有10根地址线（A 0-A 9），8根数据线（D 0-D 7）。
3、现要用6116SRAM 芯片构成8K ×32位的存储器，共需此种芯片 16 片。
解答：8*326116=162*8K bitK bit=所需芯片个数片二、选择题1、SRAM 芯片6116的３个信号CE 、OE 、WE 电平分别为 时，6116的工作方式为读出。
（ D ）Ａ．1，0，0 Ｂ．0，0，0 Ｃ．0，1，1 Ｄ．0，0，1解答：３个信号CE 、OE 、WE 为6116的控制信号，CE （书中用CS 表示）：片选信号，低电平有效，CE 为低电平时，芯片被选中，此时可以进行读写操作，WE ：写允许信号，低电平有效时允许将数据写入芯片，OE ：输出允许信号，低电平有效时为读操作。
因此当6116处于读工作方式时CE 为0，OE 为0，WE 为1；处于写工作方式时CE 为0，OE 为1，WE 为0。
计算机组成原理前3章课后习题参考答案解析
白中英第五版计算机组成原理课后习题参考答案第一章计算机系统概述4、冯•诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？答：冯•诺依曼型计算机的主要设计思想是存储程序和程序控制，其中存储程序是指将程序和数据事先存放到存储器中，而程序控制是指控制器依据存储的程序来控制全机协调地完成计算任务。
总体来讲，存储程序并按地址顺序执行，这就是冯•诺依曼型计算机的主要设计思想。
5、什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？答：见教材P8和P10。
7、指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？答：见教材P10。
第二章运算方法和运算器1、写出下列各整数的原码、反码、补码表示（用8位二进制数）。
3、有一个字长为32位的浮点数，符号位1位，阶码8位，用移码表示，尾数23位，用补码表示，基数为2，请写出：（1）最大数的二进制表示阶码用移码表示，题中并未说明具体偏移量，故此处按照移码的定义，即采用偏移量为27=128，则此时阶码E的表示范围为0000 0000~1111 1111，即0~255，则在上述条件下，浮点数为最大数的条件如下：所以最大数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111 对应十进制真值为：+（1-2-23）×2127（2）最小数的二进制表示浮点数为最小数的条件如下：所以最小数的二进制表示为：1 1111 1111 0000 0000 0000 0000 0000 000对应十进制真值为：-1×2127（3）规格化数所表示数的范围规格化要求尾数若为补码表示，则符号位和最高有效位符号必须不同。
（A）浮点数为最大正数的条件如下：所以最大正数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111对应十进制真值为：+（1-2-23）×2127（B）浮点数为最小正数的条件如下：所以最小正数的二进制表示为：0 0000 0000 1000 0000 0000 0000 0000 000对应十进制真值为：+2-1×2-128=+2-129（C）浮点数为最大负数的条件如下：所以最大负数的二进制表示为：0 0000 0000 0111 1111 1111 1111 1111 111对应十进制真值为：-（2-1+2-23）×2-128（D）浮点数为最小负数的条件如下：所以最小负数的二进制表示为：0 0000 0000 0000 0000 0000 0000 0000 000 对应十进制真值为：-1×2127所以，规格化数所表示数的范围如下：正数+2-129~+（1-2-23）×2127负数-2127 ~-（2-1+2-23）×2-1284、将下列十进制数表示成IEEE754标准的32位浮点规格化数。
计算机第三章习题答案
计算机第三章习题答案计算机科学是一个不断发展的领域，涵盖了广泛的主题和概念。
本章习题答案将帮助学生更好地理解计算机的基本原理和应用。
以下是第三章习题的答案，供参考：# 第三章习题答案一、选择题1. C2. B3. A4. D5. E二、填空题1. 计算机的硬件包括中央处理器、存储器、输入设备和输出设备。
2. 程序设计语言分为机器语言、汇编语言和高级语言。
3. 计算机的存储系统通常分为主存储器和辅助存储器。
4. 操作系统的主要功能包括进程管理、存储管理、设备管理和文件管理。
5. 计算机网络的拓扑结构主要有星型、环型、总线型和网状型。
三、简答题1. 计算机的工作原理是基于冯·诺依曼体系结构，该体系结构包括运算器、控制器、存储器、输入设备和输出设备五个基本部分。
计算机通过执行程序指令来完成各种任务。
2. 程序设计语言的分类主要基于其与机器语言的接近程度。
机器语言是最接近机器的指令集，汇编语言使用助记符来表示机器指令，而高级语言则提供了更抽象的编程方式，便于人类理解和使用。
3. 计算机的存储系统分为快速访问的随机存取存储器（RAM）和较慢访问的辅助存储器，如硬盘驱动器。
主存储器用于存储当前正在运行的程序和数据，而辅助存储器用于长期存储大量数据。
4. 操作系统是计算机系统的核心软件，它管理计算机硬件资源，提供用户界面，并控制其他软件的执行。
操作系统的主要功能包括进程管理（调度和同步）、存储管理（内存分配和保护）、设备管理（设备分配和缓冲）和文件管理（文件存储和访问）。
5. 计算机网络的拓扑结构决定了网络中设备如何连接和通信。
星型拓扑以一个中心节点连接所有其他节点，环型拓扑中的每个设备都连接到两个相邻设备，总线型拓扑使用单一通信线路连接所有设备，而网状型拓扑则允许设备之间有多个连接路径。
四、计算题1. 假设一个计算机系统使用32位地址，计算该系统的最大内存容量。
- 32位地址意味着地址空间为 \( 2^{32} \) 个地址。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第3章 多层次的存储器习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
画出逻辑框图如下。
(2) 设刷新周期为2ms ，并设16K ⨯8位的DRAM 结构是128⨯128⨯8存储阵列，则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)若采用集中式刷新，则每2ms 中的最后128⨯0.5μs=64μs 为集中刷新时间，不能进行正常读写，即存在64μs 的死时间若采用分散式刷新，则每1μs 只能访问一次主存，而题目要求CPU 在1μS 内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为s msμ625.151282=，可取15.5μs ；对全部存储单元刷新一遍所需的实际刷新时间为：15.5μs ⨯128=1.984ms ；采用这种方式，每15.5μs 中有0.5μs 用于刷新，其余的时间用于访存(1μs 内可以访问主存2次)。
4、有一个1024K ×32位的存储器，由128K ×8位的DRAM 芯片构成。
问： (1) 总共需要多少DRAM 芯片?(2) 设计此存储体组成框图。
(3) 采用异步刷新方式，如单元刷新间隔不超过8ms ，则刷新信号周期是多少? 解：(1) 需要32488128321024=⨯=⨯⨯K K 片，每4片为一组，共需8组(2) 设计此存储体组成框图如下所示。
(3) 设该128K ⨯8位的DRAM 芯片的存储阵列为512⨯256⨯8结构，则如果选择一个行地址进行刷新，刷新地址为A 0~A 8，那么该行上的2048个存储元同时进行刷新，要求单元刷新间隔不超过8ms ，即要在8ms 内进行512次刷新操作。
采用异步刷新方式时需要每隔s msμ625.155128=进行一次，可取刷新信号周期为15.5μs 。
5、要求用256K×l6位SRAM 芯片设计1024K×32位的存储器。
SRAM 芯片有两个控制端：当CS 有效时，该片选中。
当W/R ＝1时执行读操作，当W/R=0时执行写操作。
解：片82416256321024=⨯=⨯⨯K K ，共需8片，分为4组，每组2片即所设计的存储器单元数为1M ，字长为32，故地址长度为20位（A 19~A 0），所用芯片存储单元数为256K ，字长为16位，故占用的地址长度为18位（A 17~A 0）。
由此可用字长位数扩展与字单元数扩展相结合的方法组成组成整个存储器字长位数扩展：同一组中2个芯片的数据线，一个与数据总线的D 15~D 0相连，一个与D 31~D 16相连；其余信号线公用(地址线、片选信号、读写信号同名引脚互连)字单元数扩展：4组RAM 芯片，使用一片2:4译码器，各组除片选信号外，其余信号线公用。
其存储器结构如图所示6、用32K ×8位的E 2PROM 芯片组成128K ×16位的只读存储器，试问： (1) 数据寄存器多少位? (2) 地址寄存器多少位?(3) 共需多少个E 2PROM 芯片? (4) 画出此存储器组成框图。
解：(1) 系统16位数据，所以数据寄存器16位(2) 系统地址128K ＝217，所以地址寄存器17位(3)共需片82483216128=⨯=⨯⨯K K ，分为4组，每组2片(4) 组成框图如下~A14 7．某机器中，已知配有一个地址空间为0000H~3FFFH的ROM区域。
现在再用一个RAM芯片(8K×8)形成40K×l6位的RAM区域，起始地为6000H。
假设RAM芯片有CS和WE信号控制端。
CPU的地址总线为A15~A0，数据总线为D15~D0，控R/(读/写)，MREQ(访存)，要求：制信号为W(1) 画出地址译码方案。
(2) 将ROM与RAM同CPU连接。
解：（1）依题意，主存地址空间分布如右图所示，可选用2片27128(16K×8位)的EPROM作为ROM区；10片的8K×8位RAM片组成40K×16位的RAM区。
27128需14位片内地址，而RAM需13位片内地址，故可用A15~A13三位高地址，经译码产生片选信号,方案如下:（2）8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。
存储周期T＝100ns，数据总线宽度为64位，总线传送周期， =50ns。
求：顺序存储器和交叉存储器的带宽各是多少? 解：顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是：q = 64位×8 = 512位顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t 1 = mT = 8×100ns = 8×10-7st 2 = T+(m-1)τ = 100ns+7×50ns = 450 ns = 4.5×10-7 s顺序存储器和交叉存储器的带宽分别是： W 1=q/t 1=512/(8×10-7)=64×107[位/s]W 2=q/t 2=512/(4.5×10-7)=113.8×107 [位/s]9、CPU 执行一段程序时，cache 完成存取的次数为2420次，主存完成存取的次数为80次，已知cache 存储周期为40ns ，主存存储周期为240ns ，求cache ／主存系统的效率和平均访问时间。
解：cache 的命中率：%8.968024202420=+=+=m c c N N N h主存慢于Cache 的倍率：640240===c m t t r Cache/主存系统的效率：%2.86968.0561)1(1=⨯-=-+=h r r e平均访问时间：ns e t t c a 4.46862.040===10、已知cache 存储周期40ns ，主存存储周期200ns ，cache/主存系统平均访问时间为50ns ，求cache 的命中率是多少?解：已知cache ／主存系统平均访问时间t a =50ns 由于m c a t h t h t )1(-+*= 所以有%75.934020050200=--=--=c m a m t t t t h11、某计算机采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），程序运行的时间是否相等。
(1) 循环程序由6条指令组成，重复执行80次。
(2) 循环程序由8条指令组成，重复执行60次。
解：设取指周期为T ，总线传送周期为τ，每条指令的执行时间相等，并设为t 0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为： (1) t = (T+5τ+6t 0)*80 = 80T+400τ+480 t 0 (2) t = (T+7τ+8t 0)*60 = 60T+420τ+480 t 0 所以不相等12、一个由主存和Cache 组成的二级存储系统，参数定义如下：T a 为系统平均存取时间，T 1为Cache 的存取时间，T 2为主存的存取时间，H 为Cache 命中率，请写出T a 与T 1、T 2、H 参数之间的函数关系式。
解：21)1(T H T H T a *-+*=13、一个组相联cache 由64个行组成，每组4行。
主存储器包含4K 个块，每块128个字。
请表示内存地址的格式。
解：主存4K 个块，每块128个字，共有4K ⨯128=219个字，故主存的地址共19位； 共4K 个块，故块地址为12位；每块128个字，故块内的字地址为7位 Cache 有64行，每组4行，共16组，故组号4位，组内页号2位 组相联方式是组间直接映射，组内全相联映射方式；所以主存的块地址被分为两部分：低4位为在cache 中的组号，高8位为标记字14、有一个处理机，内存容量1MB ，字长1B ，块大小16B ，cache 容量64KB ，若cache 采用直接映射式，请给出2个不同标记的内存地址，它们映射到同一个cache 行。