第九章 可测性设计
DESIGN COMPILER 可测性的设计基础可测性的设计工具 86页
2019/10/10
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DC常见术语
design
module top(A,B,C,D,CLK,OUT1);
input A,B,C,D,CLK;
clock
port
output OUT1; net
scc40nll_hs_rvt_ff_v1p21_-40c_basic.db\ scc40nll_hs_rvt_ss_v0p99_125c_basic.db\ scc40nll_hs_rvt_tt_v1p1_25c_basic.db]
set symbol_library [list SCC40NLL_HS_RVT_V0p1.sdb]
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逻辑综合工具介绍
Design Compiler, Synplify, ISE– XST, Precision. RTL
Design Compiler（DC）是业界流行的、功 能强大的逻辑综合工具。用户只需输入满足要 求的HDL描述和设计约束，就可能得到较为优 化的门级综合网表。
工艺库要到相关Foundry代工厂网站下载，上传至服 务器。
准备软件启动文件.synopsys_dc.setup
.synopsys_dc.setup 定义工艺库的路径和其他用于逻辑综 合的参数。
在启动软件的时候，DC按下列顺序读入启动文件的。 1) Synopsys安装目录下的启动文件：
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逻辑综合基本概念
什么是逻辑综合？ 时间路径 时序:setup/hold 常见术语
2019/10/10
可测性设计-1
国内研究现状（续1）
在重要系统和设备研制中明确提出了测试性要求，使其 故障率降低、检测率提高，并延长全寿命周期、降低全 寿命周期费用 80 年代中期，对新研武器装备提出测试性设计要求； 90 年代后期，对所有武器装备提出测试性要求，特 别是军用飞机上电子设备 国军标：《装备测试性大纲》（ GJB-2547-95 ）、 《测试与诊断术语》（GJB-3385-98）等 行业标准：QJ-3050《航天产品故障模式、影响及危 害性分析指南》、QJ-3051《航天产品测试性设计准 则》等
重要性
可测性与维修性、可靠性密切相关。具有良好的测试性将减少故障检测 及隔离时间，进而减少维修时间，改善维修性。系统可测性与系统可靠 性共同决定了系统的可信性
应用
测试性设计（ DFT ）是实现电子系统、电子设备故障检测和故障隔离的 重要手段，在复杂系统中的应用可极大地提高系统的可靠性、可维修性。 如要求系统具有高可靠性，测试性设计是系统开发的关键
不同的故障类型需要不同的检测与诊断方法。一般而言，永久故障、 硬件故障、定值故障及单故障的检测和诊断相对较易（讨论对象）， 而对应的间歇故障、软件故障、非定值故障及多故障检查与诊断较 难
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故障影响的后果
安全性后果 —— 发生故障会对 设备使用安全性有直接不利的影响， 后果可能会引起人身伤害，甚至机 毁人亡。这种后果除来源于对使用 安全有直接影响的功能丧失外，还 可能来自因某种功能丧失所造成的 继发性二次损伤。 非使用性后果 —— 故障对设备 的使用能力没有直接的不利影响， 仅影响直接的修理费用（经济性后 果）。如，多余度领航系统的飞机 中的1个领航装臵出故障，其余领航 装臵仍可完成领航任务。 使用性后果——故障对设备使 用能力具有直接不利影响，包括间 接经济损失（如工作进度拖延、停 工等造成的损失）、直接修理费用。 故，每当因排除故障而打断计划好 的正常运行时，该故障就具有使用 性后果。 隐患性后果 —— 没有直接不利 影响，但增加了发生多故障的可能， 隐含产生直接的不利影响，属于隐 蔽功能项目的故障后果。如灭火系 统在无需灭火时，表现不出功能是 否丧失。
可测性设计
5
.
可测性设计的重要概念
❖ 可测性 Testability = Controllable + Observable ➢ Controllable 可控性
➢ 有支持边界扫描测试功能的软件系统（用于建立边界扫描 测试所需要的各种文件和执行边界扫描测试，比如ASSET InterTech公司的ScanWorks 和法国Temento公司的 DiaTem ）
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.
边界扫描技术
❖ 选择集成电路 ➢ 在设计数字电路板时，应尽可能选择支持IEEE1149.1标
指能够对电路中每个内部节点进行复位和置位的能力 ➢ Observable 可观性
指不论用直接还是间接的方式都能观察到电路中任一个 内部节点状态的能力
6
.
可测性设计的重要概念
❖ 测试矢量与测试码自动生成(ATPG) （Automatic Test Pattern Generation)
➢ 测试矢量是每个时钟周期应用于管脚的用于测试或者操作 的逻辑1和逻辑0的数据
有三类方法：a、Ad hoc 测试
b、基于扫描的方法
c、BIST（Built in Self Test）
➢ Ad hoc 测试：即专项测试，按功能基本要求设计电路， 采取一些比较简单易行的措施，使他们的可测性得到提高
➢ SCAN扫描测试：Full Scan、 Boundary Scan 和 Partial Scan
.
边界扫描技术
❖ 数字电路板使用边界扫描测试方法有三个前提条件：
➢ 电路板上使用的集成电路（IC）支持边界扫描标准 IEEE1149.1（目前ALTERA、XILINX和 LATTICE的主要系 列的大规模可编程逻辑集成电路都支持IEEE1149.1 ）
可测试性设计技术
系统测试的目的是验证软件系 统是否符合需求规格，以及是
否能够正常地运行。
系统测试通常在集成测试之后 进行，以确保整个软件系统的
稳定性和可靠性。
系统测试可以发现软件系统中 的缺陷、漏洞和性能问题。
验收测试
01
验收测试是对软件系统的一种评估，以确定它是否满足用户需求和预 期结果。
详细描述
在测试过程中，测试数据的质量直接影响到测试结果的可信度。因此，需要管理好测试数据，确保其质量和一致 性。这包括数据的生成、存储、保护和使用等方面。有效的测试数据管理可以提高测试的效率和可靠性，降低测 试成本和风险。
自动化测试工具
总结词
自动化测试工具是用于执行自动化测试的软件工具，它能够提高测试效率和准确性，减 少人为错误和重复工作。
详细描述
TDD的基本原则是在编写任何功能代码之前，先编写测试代码。这些测试代码描述了预期的功能行为 ，然后通过实现功能代码来满足这些测试。这种方法有助于提高代码质量和可维护性，降低软件缺陷 的风险。
行为驱动开发（BDD）
总结词
行为驱动开发是一种软件开发方法论，它强调从行为角度描述软件系统，并通过 明确的行为规格来驱动设计和开发。
详细描述
BDD关注的是系统的行为和功能，而不是具体的实现细节。它使用简洁明了的自 然语言来描述系统行为，以便各方利益相关者能够理解并达成共识。BDD通过明 确的行为规格来驱动设计和开发，确保最终的软件系统符合预期的行为。
测试数据管理
总结词
测试数据管理是确保测试数据的质量、一致性和可靠性的过程，它对于测试的有效性和可靠性至关重要。
02
验收测试通常由用户或客户进行，以确保软件系统能够满足实际应用 场景的需求。
软件测试中的可测试性设计与实践
软件测试中的可测试性设计与实践软件测试是保证软件质量的重要环节。
在软件开发的过程中，可测试性设计是一种关键策略，它旨在提高测试的效率和准确性，确保软件功能的正确性和稳定性。
本文将详细介绍软件测试中的可测试性设计与实践，并提供一些实用的方法和技巧。
一、什么是可测试性设计可测试性设计是指在软件开发的早期阶段就考虑测试的需求，通过合理的设计和架构来提高软件的可测试性。
可测试性设计的目标是使得测试人员能够更轻松地编写、执行和维护测试用例，减少测试周期，提高软件质量。
可测试性设计需要考虑以下方面：1. 清晰的需求规格：确保需求规格文档明确、一致，并能够提供可测试的需求细节。
2. 模块化设计：将软件系统划分为模块，每个模块独立可测，并且模块之间的接口明确、可测试。
3. 可重用性设计：通过设计可重用的模块和组件，减少测试用例的编写和维护工作。
4. 错误处理设计：考虑各种可能的错误场景，设计良好的错误处理机制，便于测试人员验证软件在异常情况下的正确性。
5. 数据管理设计：提供方便的数据管理机制，包括测试数据的录入、修改和删除，以及测试数据的备份和还原功能。
二、可测试性设计的实践方法1. 制定明确的测试目标：在软件开发过程中，确定测试的目标和范围，以便测试人员能够有针对性地进行测试。
2. 设计合适的测试用例：根据需求规格和功能设计，编写详细的测试用例，覆盖各种正常和异常情况，确保软件功能的正确性和稳定性。
3. 自动化测试：利用自动化测试工具，对重复性的测试用例进行自动化，提高测试效率和准确性。
4. 引入测试驱动开发（TDD）：在软件开发的早期阶段，编写单元测试用例，以测试驱动的方式开发代码，保证软件的正确性。
5. 团队协作与沟通：测试人员与开发人员、需求人员之间的协作与沟通非常重要，及时解决测试过程中发现的问题，并进行反馈和改进。
6. 多样化的测试方法：除了功能测试，还可以采用性能测试、安全测试、兼容性测试等多种测试方法，全方位检验软件的可测试性和稳定性。
PACE方法简介
什么是PACEPACE (Product And Cycle-time Excellence)理论:产品及生命周期优化法1986年，PRTM公司创始人Michael E. McGrath提出。
PACE是当前企业流行的集成产品开发（IPD）方法的理论基础。
世界500强中近80%的公司在推行该法提供一个通用框架，标准术语，适用于全行业的流程基准，是一个持续完善的流程。
PACE带来的巨大效益产品投入市场时间缩短了40％～60％产品开发浪费减少了50％－80％产品开发生产力提高了25％～30％新产品收益（占全部收益的百分比）增加了100％PACE的基本思想（1）产品开发是由决策流程来推动的，是一个可以管理、可以改善的流程，并非只有靠天才和运气。
（2）产品开发过程需加以定义和实施，以保证企业相关人员都能有共同的认识，知道如何协调和配合。
（3）产品开发是一个结构化流程，需纳入一个逻辑流程框架中，问题必须通过综合的方法来解决，孤立而零散的改进方式是不可取的。
（4）在5个流程演进的每个阶段都需要按部就班，将下一阶段的某一要素过早地引入到现阶段毫无意义，就如同给一辆自行车加上涡轮增压器一样，无助于速度的提高，反而增加了重量。
（5）产品开发需在一个公共决策流程中予以管理，高层管理者的管理重心就是决策和均衡开发进程的关键点。
（6）产品开发项目小组与管理高层需建立新的组织模型（核心小组法），产品开发团队应有一位经授权的产品经理和若干跨职能的成员，管理高层转为产品审批/管理委员会。
（7）设计手段及自动化开发工具必须有起支持作用的基础设施才能发挥效力。
第一章产品开发上的巨大变化高效的产品开发过程所具有的优势 增加收入增加产品生命周期收入强化市场渗透在具有时间敏感性的市场取得成功推出更多成功的产品高效的产品开发过程所具有的优势 提高产品开发生产率缩短开发周期减少开发浪费合理利用资源提高吸引和留住人才的能力高效的产品开发过程所具有的优势 运作效率可生产性设计、可服务性设计产品质量更好降低工程更改单成本提高产品投入市场的预见性第二章PACE：产品及周期优化法的融合过程产品开发过程的七要素决策项目小组构成开发活动的结构开发工具与技术产品战略过程技术管理管道管理决策新产品决策是由PAC通过阶段评审过程实施 产品审批委员会（Product ApprovalCommittee，PAC）是指在一个公司内负责主要新产品决策的高层领导小组。
DFT，可测试性设计--概念理解
DFT，可测试性设计--概念理解⼯程会接触DFT。
需要了解DFT知识，但不需要深⼊。
三种基本的测试（概念来⾃参考⽂档）：1. 边界扫描测试：Boundary Scan Test: 测试⽬标是IO-PAD，利⽤JTAG接⼝互连以⽅便测试。
（jtag接⼝，实现不同芯⽚之间的互连。
这样可以形成整个系统的可测试性设计）2. 内建⾃测试BIST:（模拟IP的关键功能，可以开发BIST设计。
⼀般情况，BIST造成系统复杂度⼤⼤增加。
memory IP⼀般⾃带BIST，简称MBIST）3. 扫描测试（ATPG）Scan path: 与边界扫描测试的区别，是内部移位寄存器实现的测试数据输⼊输出。
测试⽬标是std-logic，即标准单元库。
（扫描测试和边界扫描，不是⼀个概念。
需要区别对待。
内部的触发器，全部要使⽤带SCAN功能的触发器类型。
）补充：还有⼀种测试：4. 全速测试at-speed-test（其实是属于扫描测试的⼀种。
只不过测试时钟来源频率更快。
）at-speed 就是实速测试，主要⽤于scan测试－即AC测试和mbist测试。
这种测试⼿段的⽬的是－测试芯⽚在其⼯作频率下是否能正常⼯作，实速即实际速度。
测试时钟往往是由芯⽚内部的PLL产⽣很快的测试时钟，⽤于实速测试。
相对⽽⾔，⼀般的测试是20~40兆的测试时钟，频率低，测不到transition fault。
即使测试通过，实际使⽤中还会由于使⽤⾼频时钟发⽣芯⽚电路故障。
常见的DFT/OCC结构如下：特点：1. Clock MUX必须放在OCC模块/DFT MUX之前。
(OCC：On Chip Clock)2. 时钟⼤于50MHz时，使⽤OCC模块，否则使⽤DFT MUX。
3. Clock Gate放在OCC模块/DFT MUX之后。
4. 对于⼿动添加的Clock Gate，DFT_SE端⼝接到 dft_glb_gt_se。
5. 对于综合⼯具添加的Clock Gate，DFT_SE端⼝接到dft_syn_gt_se注意：1. DFT_MODE有效时，clock mux的sel信号要保证dft_clk来源于最⾼频率的时钟源。
可测性设计技术的发展
理； 最后 总结 了可测行设 计面临的难题。
【 关键词 】 可测性设计； 扫描设计； 边界扫描： 内建 自测试
Ｏ ． 概 述
随着集成 电路的集成度和复杂度 的急剧增大 ． 随之增加的是集成 电路 的测试难度 和测试 成本 一方 面． 由于 自动测试设 备（ Ａ Ｔ Ｅ ） 成本 和数据通道 、 测试频率等的限制 ， 导致芯片的测试成本越来越大［ １ １ ２ ］ 另 方面， 测试时间越来越长 ． 测试矢量 的数 目越来越多 ， 测试覆盖率却
测试存取通道包括测试数据输． Ａ ． （ Ｔ Ｄ Ｉ ） 、 测试数据输 出（ Ｔ Ｄ Ｏ ） 、 测 Ｌ ｏ ｎ ｇ ｅ ｓ ｔ Ｐ ａ ｔ ｈ ｓ Ｐ ｅ ｒ Ｇ ａ ｔ ｅ （ Ｋ Ｌ Ｐ Ｇ ） “ Ｔ ｅ ｓ ｔ Ｇ ｅ ｎ ｅ ｒ ａ ｔ ｉ ｏ ｎ ｆ ｏ ｒ Ｓ ｃ ａ ｎ － Ｂ ａ ｓ ｅ ｄ Ｓ ｅ ｑ ｕ ｅ ｎ ｔ ｉ ａ ｌ Ｃ ｉ ｒ ｃ ｕ ｉ ｔ 试方 法选择 （ Ｔ Ｍ Ｓ ） 、 测试时钟 （ Ｔ Ｃ Ｋ ） 和测试 复位（ Ｔ Ｒ Ｓ Ｔ ） 五个信号 ． 它 【 ｃ ］ ” ． Ｉ Ｅ Ｅ Ｅ ｌ ｎ ｔ ｅ ｍａ ｔ ｉ ｏ ｎ ａ ｌ Ｔ ｅ ｓ ｔ Ｃ ｏ ｎ ｆ ｅ ｒ ｅ ｎ ｃ ｅ ， ２ ０ ０ ４ ： ２ ２ ３ — ２ ３ １ ． 们各 自的功能如下 ： ①Ｔ ｃ Ｋ ： 专门用于测试 的时钟信号 ②Ｔ Ｄ Ｉ ： 以串行方式移人数据 ， 包括测试激励和指令数据 ③Ｔ Ｄ ０ ： 以串行方式移出数据 ． 包括测试响应和指令数据 ④Ｔ Ｍ ｓ ： Ｔ Ｍ Ｓ 用来传递测试 控制信息 ． 设置 Ｊ Ｔ Ａ Ｇ口处于某种特定 的测试模式 ⑤Ｔ Ｒ Ｓ Ｔ ： 可选 引脚 ， 用 于异步 测试复 位 ， 为输入 引脚 ． 低 电平 有 效。 边界扫描寄存器环绕 在器件周围 ．功能和 扫描设 计的寄存器类 似， 内部的逻辑可 以通过这些存 储器进行数据和指令 的读写 ． 主要包 括指令 寄存器和数据寄存器。而数据 寄存器又包括旁路寄存器 、 边界 扫描寄存器和器件标志寄存 器
可测性设计原则与实践
可测性设计原则与实践软件开发过程中，可测性是一个重要的设计原则。
通过合理的设计和实践，可以提高软件的可测试性，从而更好地保证软件的质量和稳定性。
本文将介绍可测性设计原则的概念、重要性以及一些实践方法。
一、什么是可测性设计原则可测性设计原则指的是在软件设计的过程中，考虑到软件的可测试性。
它包括以下几个方面：1. 模块化设计：将软件系统拆分为多个模块，每个模块都是相对独立的功能单元。
这样，可以对每个模块进行单独的测试，提高测试的可行性和效率。
2. 松耦合设计：模块之间的依赖关系尽量减少，以减少对其他模块的依赖和影响。
这样，在进行测试时可以更容易地对模块进行隔离。
3. 易于理解的接口设计：模块之间的接口应该简单、清晰明了。
这样，在进行测试时可以更容易地理解和验证模块的功能。
4. 可替代性设计：为了提高测试的可重复性，设计时需要考虑模块的可替代性。
即，可通过替代某个模块来验证其是否正确执行。
二、可测性设计原则的重要性可测性设计原则对软件开发过程有着重要的意义：1. 提高软件质量：通过设计可测性，可以更好地发现和修复软件中的缺陷和bug，从而提高软件的质量和稳定性。
2. 简化调试和维护：设计可测性可以简化调试和维护工作，因为可以更容易地定位和解决问题，而不需大量的查找和排查。
3. 提高开发效率：设计可测性可以提高测试的效率，因为测试人员可以更容易地通过单元测试等方法进行测试，而不需进行全面的集成测试。
三、可测性设计原则的实践方法在实际的软件开发过程中，可以采用以下一些方法来实践可测性设计原则：1. 单元测试：通过编写单元测试代码，对每个模块的功能进行单独测试。
这样可以更容易地发现和解决问题，也可以提高测试的可行性和效率。
2. 集成测试：在进行模块集成之前，设计和实施集成测试，以验证模块之间的协同工作是否正常。
3. 自动化测试：利用自动化测试工具，可以更好地实现可测性设计。
通过编写自动化测试脚本，可以减少人工测试的工作量和出错率，提高测试的覆盖率和效率。
可测试性设计DFT
即使一块芯片出现了多个故障，那么它几乎不 可能通过基于“单故障假设”的测试
从工程角度考虑，如果不采用这个假设，会大 大增加计算复杂度，远远超出目前可能的计算 能力
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基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成
有了Stuck-at故障模型，如何通过IO端口来侦 测到故障，生成测试向量（Test Pattern）？
6
Fault Model 测试的发展历史 DFT 设计流程
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What is a Physical Defect?
8
CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
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DFT的作用
提高产品质量 降低测试成本
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几种常见的DFT技术
扫描(SCAN)测试
将电路中的存储单元（寄存器Register）转化成为 可控制和可观察的存储单元（寄存器） ，将这些 单元连接成一个或多个移位寄存器，即扫描链
内建自测试(BIST)
在电路内部增加测试电路结构，在测试时这个测 试电路结构能够自己产生激励和比较响应
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Fault Model 测试的发展历史 DFT 设计流程
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测试的发展历史
70,80s
功能 测试
面向 故障测试
+ ATPG工具 <D算法>
面向 故障测试
+ ATPG工具
+ DFT
1. 1970s在 Cherry Hill测 试会议上被提 出。 2.已经形成了集 成电路设计的 有关工业标准
第九章 DFT可测性设计.ppt.Convertor
第九章 DFT可测性设计DFT基本原理扫描技术芯片内装自测试特征分析“可测性设计”的基本原理强调的是设计目标的核心是可测性。
设计中的测试逻辑扮演着两个角色。
帮助设计者排除一个芯片的设计缺陷捕获芯片在物理上的缺陷问题（1）帮助设计者排除一个芯片的设计缺陷：这些设计缺陷所引起的问题是芯片也可能会按照设计者所设计的功能运行，但这个芯片一旦用到系统的时候，就不会正常的工作。
（2）捕获芯片在物理上的缺陷问题：物理上的缺陷问题通常在生产过程中表现出来，但有时候某些处于边沿极限的问题，只有当芯片在工作现场运行了一段时间之后才会出现。
有些时候，同样的测试逻辑能够同时担任两个角色，但有些时候，这两个角色需要不同的测试结构来担任。
一般来说，我们都采用10/10原则进行可测性设计。
测试电路的规模不要超过整个FPGA逻辑电路的10％花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路所花时间的10％1、测试备用逻辑备用逻辑一般用于需要连续不断工作的系统而不能出现故障。
军事系统和银行系统就是典型的例子。
在这类系统中，逻辑电路是双重双倍的。
在备用硬件电路后面有一个电路装置，用于比较各个备用电路的输出。
这些系统常常有三个备用电路模块，如果一个模块失效，那么另外两个模块还可以正常的工作。
比较电路也被称为表决逻辑，因为它比较来自于三个备用模块的信号，然后判决出相一致的多数信号是正确的值。
2、如何测试备用逻辑测试备用逻辑是一个独立的问题，图9-1（a）显示了一个具有备用逻辑电路的电路图结构。
图9-1 测试备用逻辑然而，因为此电路是不可测试的，所以其用途并不是很有用。
如果存在一个设计缺陷，或者是芯片在起运之前就出现了物理性的故障，备用逻辑都不能很好的发现这些问题。
如果某一个问题发生在故障的现场，那么运行的芯片就只能产生错误的结果―――一个不正确的备用逻辑将无法避免这个故障的发生。
图9-1（b）显示了如何为一个测试目的而对图9-1（a）所做的改进。
可测性设计
七、边界扫描技术
七、边界扫描技术
边界扫描的整体结构如下图所示：
1.具有4或5个引 脚的测试存取通 道TAP;
2.一组边界扫描 寄存器,指令寄存 器IR，数据寄存 器DR；
3.一个TAP控制 器。
八、随机逻辑的内建自测试设计
随机逻辑内建自测试是将测试作为电路自 身的一部分，将测试矢量生成电路及测试响应 分析逻辑置入电路的内部，使具有BIST（内建 自测试）功能的电路无须外部支持即可以产生 测试激励、分析测试响应。内建自测试一般包 括测试矢量生成电路（激励）、特征分析电路、 比较分析电路，存储特征符号的ROM（ReadOnly Memory）和测试控制电路，一般结构如 下图所示。
五、可测性设计的分类
专项设计：即按功能基本要求，采取一些比较 简单易行的措施，使所设计电路的可靠性得到 提高。它是针对一个已成型的电路设计中的测 试问题而提出来的。它采用传统的方法对电路 某些部分进行迭代设计，以提高可测试性。
结构设计：是从设计一开始就建立测试结构， 每个子电路都具有嵌入式测试的特征。它是根 据可测性设计的一般规则和基本模式来进行电 路的功能设计，主要包括扫描技术和内建自测 试两种测试技术。
九、嵌入式存储器的内建自测试设计
十、结束语
目前装备系统和芯片的复杂化有加快增长 的趋势，而当今能掌握的测试诊断方法面对复 杂性增长如此迅速系统的测试验证几乎处于 “无解”的状态，因此采用可测性设计技术简 化复杂测试问题成为一种必然的选择，为可测 性设计技术提供了良好的发展前景，然而，目 前可测性设计技术在理论和应用环节上仍存在 很多制约其发展的难点和技术问题，尚远不能 满足复杂性增长对测试验证的需求。在未来的 工作中，还应不断的进行完善。
六、专项可测性设计
可测试性设计技术与芯片质量
条件 覆 盖 率 检 查 等 ）帮 助开 发 更有 效 的 功能 仿 真 向量 集 实 抽 象 就 称 为故 障 模 型 。 比 如 某 种 类 型 的 电 学 故 障 可 以 抽
现 尽 可 能 多 的设 计 代 码 行 、条 件 语 句 分 支 、ＦＳＭ 状 态 、条 象 为 单 元 中的 信 号 状 态 被 锁 定 在 逻 辑 “０”或 者 逻 辑 “１”
质量 也 得 不 到 保 证 ，与 此 同时 ，功 能 测 试 向 量 也 不 便 于 失 辑 。测 试 逻 辑 不 仅便 于 高 质 量 测 试 向量 的 自动 产 生 ，同 时
效 器 件 的 故 障 诊 断 。
也 提 供 诊 断 失效 器 件 的 高 效 率 方 法 。
如 果 可 以 为 一 个 芯 片 设 计 产 生 合 适 的 测 试 向量 集 ，
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值 。很 显然 ，高 的 测 试 覆 盖率 对 于 减 小 ＤＰＭ 来 说 是 必 须 本 以 及 名 誉 的 损 失 ；其 次 ，ＤＦＴ可 以 提 升 和 确 保 产 品 质
来 决 定 ，通 常 有 一 些 辅 助 的 工具 来 评 估 功 能 仿 真 向 量 集 结 间穿 Байду номын сангаас 等 问 题 。 而 这 样 的 物 理 失 效 必 然 导 致 电 路 功 能
的完备程 度 ，一些 覆盖率检 查工具（如代码覆 盖率检查 ， 或者性 能方面 的故障 。对这 些 电学故障进 行的逻辑行 为
件转 移 等 的 覆 盖 。
上 （ＳＡ０或 者 ＳＡ１），这 种 类 型 物 理 失 效 的抽 象 模 式 也 称 为
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Core logic T AP
TDI
JTAG TAP
TCK TMS TDO T AP Core logic T AP Core logic
Combination Logic
边界扫描电路用于板级芯片测试
边界扫描电路主要用于板级测试，检测印刷电路板在加工时产生的短路、 开路、虚焊、漏焊，以及芯片的错焊、漏焊和故障芯片的检测等故障的 检测。并可对板上简单的组合逻辑电路部分的故障进行检测，如下图所 示：
PCB
Sh or t t o Vc c
Core logic T AP
So ld er Br id ห้องสมุดไป่ตู้e
部分扫描技术（Partial Scan） 由于部分扫描方法只选择一部分触发器构成移位寄存器，因此其 关键技术在于如何选取触发器。80 年代起，对部分扫描的研究 主要集中在如何减小芯片面积、降低对电路性能的影响、提高 电路的故障覆盖率和减小测试矢量生成的复杂度等方面的算法 研究 边界扫描技术（Boundary Scan） 边界扫描法是各IC 制造商支持和遵守的一种扫描设计标准，主要用 于对印刷电路板的测试，它通过提供一个标准的芯片／板测试 接口简化了印刷电路板的测试，如图1 所示。边界扫描结构的标 准协议是1988 年由IEEE 和JTAG 合作制定的，即1149.1 标准。 它是在IC 的输入输出引脚处放上边界扫描单元（BSC），并把 这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并 控制元件边界的信号。在正常工作状态下，通过边界扫描寄存 器（BSR）的扫描单元并行地输入、输出信号。测试时，由BSR 串行地存储和读出测试数据。扫描单元也可以串、并行混合地 接收和输出数据。
扫描技术
扫描是指将电路中的任一状态移进或移出的能力，其特点是测试数 据的串行化。通过将系统内的寄存器等时序元件重新设计，使 其具有扫描状态输入，可使测试数据从系统一端经由移位寄存 器等组成的数据通路串行移动，并在数据输出端对数据进行分 析，以此提高电路内部节点的可控性和可观察性，达到测试芯 片内部的目的。 全扫描技术（Full Scan） 全扫描设计就是将电路中的所有触发器用特殊设计的具有扫描 功能的触发器代替，使其在测试时链接成一个或几个移位寄存 器，这样，电路分成了可以进行分别测试的纯组合电路和移位 寄存器，电路中的所有状态可以直接从原始输入和输出端得到 控制和观察。这样的设计将时序电路的测试生成简化成组合电 路的测试生成，由于组合电路的测试生成算法目前已经比较完 善，并且在测试自动生成方面比时序电路的测试生成容易得多， 因此大大降低了测试生成的难度。
第九章 可测性设计
概述
为了提高电子系统整机运行的可靠性，降低设计成 本，测试是必不可少的。一套电子系统的高可靠性是 基于构成该系统的各个基本单元的高可靠性，然而随 着系统使用的ASIC 电路规模的增大、复杂程度的提 高，芯片的引脚相对门数减少，使得电路的可控性和 可观测性系数降低，电路测试变得十分复杂和困难， 测试生成的费用也呈指数增长，单凭改进和研究测试 生成方法已无法满足对测试的要求。解决IC 测试问题 的根本方法是在作系统设计时就充分考虑到测试的要 求，即在设计阶段就开始考虑如何对电路进行测试， 并将一些实用的可测性技术引入到芯片设计中，以降 低测试生成的复杂性，也就是进行可测性设计。
DFT的基本概念
测试是通过控制和观察电路中的信号，以确定电路是否正常工作 的过程，因此，电路的可测试性涉及可控制性和可观察性两个最基 本的概念。可测性设计（Design For Testability）技术就是试图增加 电路中信号的可控制性和可观察性，以便及时、经济地产生一个成 功的测试程序。 在可测试设计技术发展的早期 ，大多采用特定（Ad Hoc）方法 。Ad Hoc 技术可用于特殊的电路和单元设计，对具体电路进行特 定的测试设计十分有效，但它不能解决成品电路的测试生成问题。 因此，从70 年代中后期起，人们开始采用结构化的测试设计方法 ，即研究如何设计容易测试的电路，进而又考虑在芯片内部设计起 测试作用的结构。如果电路不仅具有正确的功能，而且有比较高的 可测试程度，这样的设计就实现了可测性。这种方法的另外一个优 点是能与EDA工具结合，以进行自动设计。
结构化设计技术
目前，任何高效的IC 设计系统都必须具备完善的测 试方法，这就导致了对结构化、规范化可测性设计的 研究。结构化设计的目的是减少电路的时序复杂性， 减轻测试生成和测试验证的困难程度。结构化设计方 法可以应用到所有的设计中去，并且通常具有一套设 计规则，主要有扫描技术和内建自测试（Built In Self Test —BIST）两种技术。
Ad Hoc 技术
Ad Hoc 技术是针对一个已成型的电路设计中的测试问题而提出的。该 技术有分块、增加测试点、利用总线结构等几种主要方法。分块法的提出 是基于测试生成和故障模拟的复杂程度正比于电路逻辑门数的三次方，因 此，如果将电路分成若干可分别独立进行测试生成和测试的子块，可以大 大缩短测试生成和测试时间，从而降低测试费用。这种方法采用的技术有 机械式分割、跳线和选通门等。引入测试点的基本方法是将电路内部难于 测试的节点引出，作为测试节点，在测试时由原始输入端直接控制并由原 始输出端直接观察。如果测试点用作电路的原始输入，则可以提高电路的 可控性；如果测试点用作电路的原始输出，则可以提高电路的可观察性。 总线结构类似于分块法，在专用IC 可测性设计中十分有用，它将电路分成 若干个功能块，并且与总线相连。可以通过总线测试各个功能块，改进各 功能块的可测性。但这种方法不能检测总线自身的故障。 特定技术的一个主要困难在于它需要在电路中每个测试点附加可控的 输入端和可观察的输出端，因此增加了附加的连线。而后期的DFT 技术— —结构化设计方法——则不同，它对电路结构作总体上的考虑，可以访问 电路内部节点；按照一定的设计规则进行电路设计，只增加了用于测试的 内部逻辑电路，因而具有通用性。
Boundary Scan Cells attached to every pin
Test Access Port (TAP) controls all tests
TDI
Core logic
TAP
TDO
Four pin interface drives all tests
TCK TMS
具有边界扫描结构的IC